IC半导体封装测试流程

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第1章 前言

1.1 半导体芯片封装的目的

半导体芯片封装主要基于以下四个目的[10, 13]：









第一，保护：半导体芯片的生产车间都有非常严格的生产条件控制，恒定的温度（230

±3℃）、恒定的湿度（50±10%）、严格的空气尘埃颗粒度控制（一般介于1K到10K）及严

格的静电保护措施，裸露的装芯片只有在这种严格的环境控制下才不会失效。但是，我们所

生活的周围环境完全不可能具备这种条件，低温可能会有-40℃、高温可能会有60℃、湿度

可能达到100%，如果是汽车产品，其工作温度可能高达120℃以上，为了要保护芯片，所

以我们需要封装。

第二，支撑：支撑有两个作用，一是支撑芯片，将芯片固定好便于电路的连接，二是封

装完成以后，形成一定的外形以支撑整个器件、使得整个器件不易损坏。

第三，连接：连接的作用是将芯片的电极和外界的电路连通。

载片台 环氧树脂粘合剂 塑封体（下模）

图1-1 TSOP封装的剖面结构图

引脚

防护

支撑

连接

可靠性

金线 芯片 塑封体（上模）

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引脚用于和外界电路连通，金线则将引脚和芯片的电路连接起来。载片台用于承载芯片，

环氧树脂粘合剂用于将芯片粘贴在载片台上，引脚用于支撑整个器件，而塑封体则起到固定

及保护作用。

第四，可靠性：任何封装都需要形成一定的可靠性，这是整个封装工艺中最重要的衡量

指标。原始的芯片离开特定的生存环境后就会损毁，需要封装。芯片的工作寿命，主要决于

对封装材料和封装工艺的选择。

1.2 半导体芯片封装技术的发展趋势













封装尺寸变得越来越小、越来越薄

引脚数变得越来越多

芯片制造与封装工艺逐渐溶合

焊盘大小、节距变得越来越小

成本越来越低

绿色、环保

以下半导体封装技术的发展趋势图[2,3,4,11,12,13]：

图1-2 半导体封装技术发展趋势

Figure 1-2 Assembly Technology Development Trend

高效能

MCM/SIP

BGA

FBGA/FLGA

PBGA

QFP

PGA

LCC

DIP

SOP

xSOP

1990s

QFN

2000s

小型化

1970s 1980s

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注：

图1-2（续） 半导体封装技术发展趋势

Figure 1-2(Continue) Assembly Technology Development Trend

10

1970s

1980s 1990s 2000s 2005s

时间

100

引脚数

1000

1. xSOP是指SOP系列封装类型，包括SSOP/TSOP/TSSOP/MSOP/VSOP等。

2. 3D是目前用于简称叠层芯片封装的最常见缩写。

TSOP封装技术出现于上个世纪80年代，一出现就得到了业界的广泛认可，至今仍旧是

主流封装技术之一。TSOP是“Thin Small Outline Package”的缩写，意思是薄型小尺寸封装。

其封装体总高度不得超过1.27mm、引脚之间的节距0.5mm。TSOP封装具有成品率高、价

格便宜等优点，曾经在DRAM存存储器的封装方面得到了广泛的应用[14]。

从本世纪初开始，国外主要的半导体封装厂商都开始了叠层芯片（3D）封装工艺的研究，

几乎涉及到所有流行的封装类型，如SIP、TSOP、BGA、CSP、QFP，等等。

2005年以后，叠层芯片（3D）封装技术开始普及。2007年，我们将看到两种全新的封

装类型，PiP（Package in Package）及PoP（Package on Package），它们就是叠层芯片（3D）

封装技术广泛应用的结果。

1.3 叠层芯片封装技术概述

叠层芯片封装技术，简称3D，是指在不改变封装体的尺寸的前提下，在同一个封装体

内于垂直方向叠放两个或两个以上的芯片的封装技术，它起源于快闪存储器（NOR/NAND）

及SDRAM的叠层封装。叠层芯片封装技术对于无线通讯器件、便携器件及存储卡来讲是最

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理想的系统解决方案。近年来，手机、PDA、电脑、通讯、数码等消费产品的技术发展非常

快，这此行业的迅猛发展需要大容量、多功能、小尺寸、低成本的存储器、DSP、ASIC、RF、

MEMS等半导体器件，于是叠层芯片技术于近几年得到了蓬勃发展[1]。

3D封装技术的有以下几个优点：







多供能、高效能

大容量高密度，单位体积上的功能及应用成倍提升

低成本

例如，DRAM/NAND，为了增大单个器件的存储容量，一个通常的做法就是减小芯片的

线宽、采用集成度更高的工艺，使得单芯片的容量增长。不过，减小线宽，一是带来晶圆带

来生产成本的上升，二是技术难度也会相应加大。如果提高封装密度，即采用叠层芯片封装

技术，同样可以将单个器件的容量成倍提升，但是生产成本的上升、工艺难度都比前者低，

这就是为什么需要发展叠层芯片封装工艺的根本原因。在一个封装体内放入两个芯片就可以

将单个器件的容量提高一倍，这种方法要比我们提高集成度要简单得多。举个例子，假如采

用57nm工艺的单芯片的容量是1G，如果提升到2G则需要使用45nm的集成度，但是，目

前市场上有大量的2G SD卡出售并未采用45nm的工艺，这就是得益于叠层芯片封装技术，

即在一个器件内封装入两个芯片。当然，如果将提高芯片的集成度结合叠层芯片技术，则就

能得到更高的单个器件容量。

1.4 TSOP叠层芯片技术研究和重要性和意义

TSOP封装曾经广泛应用于早期的动态随机存储器（DRAM）中。由于TSOP封装的信

号传输长度较长、不利于速度提升，容积率只有TinyBGA的50%，在DDR/DDRRII内存封

装中被TinyBGA所取代。但是，随着NAND快闪存储器的兴起，它了重新焕发了生机。

根据IC Insight所公布的报告，2005年NAND快闪存储器的增长率达64%，其增长率是

整个半导体市场4%的增长率的16倍。2006年 NAND快闪存储器的增长率虽然放缓，但仍

高达30%左右，是2006年整个半导体市场的增长率8%的3倍多。根据市场调查机构

DRAMeXchange的最新的2007年第三季NAND Flash营收市场占有率报告， NAND Flash

品牌厂商在2007年第三季整体营收表现抢眼，逼近39亿美元，比第二季成长36.8%。NAND

的市场增长率远大于整个半导体市场的增长率，所以与NAND相关的主要封装类型TSOP

及SiP的会继续高速增长。正是基于强劲的市场需求，所以大力发展TSOP叠层芯片封装就

显得十分重要。

对NAND而言，其两大主流封装形式是SiP及TSOP。SiP的优点是一次成形，封装完

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成即是成品，不需要SMD。和SiP相比，TSOP则更具有柔韧性，因为TSOP可能通过SMD

制作成SD卡、Mini SD卡、CF卡或是集成到MP3/MP4、SDRAM中，而SiP则不具有这种

特点，SiP一旦完成组装，它就是成品了、不能再根据市场需求来进行调整。

和另一种同样可以通过SMD组装的PBGA封装形式相比，TSOP具有非常明显的成本

优势。正是因为TSOP的成本优势，半导体业的巨头Intel将它的NAND/NOR PBGA封装转

成了TSOP封装。而且，Intel还通过和Micron的合资公司IMFT(IM Flash Technology)，大

力推进NAND TSOP的生产。据称，苹果电脑公司目前在iPod 中使用的 NAND闪存芯片占

全部 NAND闪存芯片产量的20%。作为闪存定单，苹果电脑公司已经同意支付5亿美元平

分给英特尔公司和美光科技公司，2007年合资公司生产的25%的NAND闪存将提供给苹果

电脑公司。

TSOP封装的封装材料成本大概占总成本的55%，如果采用叠层芯片封装，封装成本增

加主要是金线和环氧树脂芯片粘合，因此只需要增加少量成本就能将单位封装体积上的功能

及应用成倍提升，不光如此，它还带来后序工序的成本降低。

叠层芯片技术是一项非常重要的技术，它的兴起带了封装技术的一场革命。因此，TSOP

叠层芯片封装技术的研究有十分深远的历史及现实意义。

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第2章 单芯片TSOP封装技术介绍

芯片封装工艺分为两段，分别叫前道（Front-of-line，FOL）和后道（End-of-line，EOL），

前道（FOL）主要是将芯片和引线框架（Leadframe）或基板（Substrate）连接起来，即完成

封装体内部组装。后道（EOL）主要是完成封装并且形成指定的外形尺寸[7]。

2.1 前道生产工艺

磨片

第一步，磨片。

第二步，磨片结束后，对芯片进行质量检查。

晶圆光学检查

装片

第三步，装片。

第四步，划片，将晶圆上的芯片彼此分离。

第五步，再次检查芯片的质量。

第六步，贴片。

第七步，烘烤。

划片

第二次光学检查

贴片

烘烤

引线键合

第八，引线键合。

第九步，检查键合后的质量。

第三次光学检查

To EOL

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下面，用示意图来简单介绍主要的加工工艺：

1．晶圆(wafer)：

图-3展示了一个从晶圆厂(Wafer Fab)出来的晶圆，上面布满了矩形的芯片，

有切割槽的痕迹。

图2-1 晶圆示意图

2．磨片(Backgrinding)：

晶圆出厂时，其厚度通常都在0.7mm左右，比封装时的需要的厚度大很多，

所以需要磨片。

图-4是磨片工艺示意图，晶圆被固定在高速旋转的真空吸盘工作台上，高速

旋转的砂轮从背面将晶圆磨薄，将晶圆磨到指定的厚度。通常，TSOP单芯片封

装的晶圆厚度为0.28mm左右。

高速旋转的砂轮

真空吸盘工作台

图2-2 晶圆背面剪薄工艺示意图

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3．装片(Wafer Mount)：

图2-3 装片工艺示意图

晶圆

蓝膜

固定铁环

固定铁环

晶圆

工作台

粘性蓝膜

压力滚轮

图-5 装片工艺，上图展示了如何将晶圆粘贴到粘性蓝膜上。首先将晶圆正

面朝下固定在工作台的真空吸盘上，然后铺上不锈刚晶圆固定铁环（Wafer

Ring），再在铁环上盖上粘性蓝膜(Blue Tape)，最后施加压力，把蓝膜、晶圆和铁

环粘合在一起。

图-5 下图展示了将晶圆固定在铁环上以后的情况：中央的晶圆被固定在蓝

膜上，蓝膜被固定在不锈钢铁环上，以便后续工序加工。

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4．划片(Die Sawing)：

图-6 划片工艺，上图表示高速旋转的金刚石刀片在切割槽中来回移动，将

芯片分离。图-6 下图是完成切割的晶圆，芯片被沿着切割槽切开。

图2-4 划片工艺示意图

切割槽(Sawing Street)

高速旋转的金钢石刀片

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5．贴片(Die Attach)：

图-7a，芯片粘贴工艺，第一步：

顶针从蓝膜下面将芯片往上顶、同时真空吸嘴将芯片往上吸，将芯片与膜蓝

脱离。

吸嘴

芯片

顶针

蓝膜

图-7b，芯片粘贴工艺，第二步：

将液态环氧树脂涂到引线框架的台载片台上。

环氧树脂混合液

图2-5a 贴片工艺示意图

引线框架

图2-5b 贴片工艺示意图

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图-7c，芯片粘贴工艺，第三步：

将芯片粘贴到涂好环氧树脂的引线框架上。

6．引线键合(Wire Bonding)：

图-8是用金线将引线框架的引脚和芯片的焊盘连接起来以后的示意，上图是

截面图，下图俯视图。

图2-5c 贴片工艺示意图

引脚

金线

环氧树脂

载片台

图2-6 芯片完成焊接后的示意图

有关引线键合部份的工艺介绍，请参见4.3。

后道生产工艺：

塑封

后固化

切筋

电镀

电镀后烘烤

打印

成形

引脚及外观检查

To Test

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用环氧树脂将芯片及用于承载芯片的引线框架

继续对环氧树脂封装体进行高温老化处理。

此工序主要是切断引脚之间的连筋。

在引脚外镀上一层纯锡，增强导电性能。

镀锡后，对锡层进行高温老化处理。

打上器件的身份识别。

用机械模具将器件冲压成形。

对外观及引脚进行100%检查。

2.2

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1．塑封(Molding)：

塑封是用环氧树脂将芯片及用于承载芯片的引线框架一起封装起来，保护芯

片，并形成一定等级的的可靠性。

模具（上模）

模腔（通常上下模均有）

已经完成前道生产

固体环氧树脂饼料

模具（下模）

注塑杆

图2-7a 封装工艺示意图

图2-7b 封装工艺示意图

图-9a 展示了塑封工序的工作原理。模具分成上下模，模具上有根据封装体

尺寸所预先定好的模腔，其工作温度在通常在165-185℃范围内。将需要封装的

引线框架放置到模具上，然后放入固体环氧树脂饼料，再合上模具并施加合模压

力（至少在30吨以上）。合模后，给注塑杆上施加压力，环氧树脂在高度高压下

开始液化，于是在注塑杆的作用下，环氧树脂被挤入模腔中。由于环氧树脂的特

性是先液化再固化，于是在被挤入腔中后，它将再次固化，形成我们所需要的外

形尺寸。

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图-9b是注塑完成以后的示意，左图是俯视图，右图剖面图。

2．切筋(Trim)：

图-10是切筋以后的情况，对比图-9b我们可以发现，引脚之间的连筋已经没

有了。切筋的作用是将引脚之间的连筋切开，以方便成形工艺。

图2-8 切筋工艺示意图

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3．电镀(Plating)：

图-11是电镀以后的情况，对比图-10我们可以发现，引脚之间的颜色有了变

化。电镀的作用是增强导电性能。

图2-9 电镀工艺示意图

4．成形(Form)：

图-12成形工艺示意图，引脚的外形是由冲压模具来完成，器件被固定在模

具上，刀具从上往冲压成形，然后将器件与引线框架分离，得到图-1中的外形。

成形工艺是半导体封装的最后一步，其外形尺寸有严格的行业标准，TSOP封装

的具体尺寸请参见JEDEC MO-142, THIN SMALL OUTLINE PACKAGE FAMILY

TYPE I，现行标准公布于2000年7月[5]。TSOP封装的总高度不得超过1.27mm、

引脚节距0.5mm，塑封体厚度为1.0mm，目前最流行的TSOP48的长X宽=12X20。

图2-10 成形工艺示意图

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第3章 实验环境、设备及材料

实验环境为温度23+/-3摄氏度、湿度50+/10%。

表-1是实验设备清单，表-2是实验材料清单。

表3-1 实验采用的设备清单

工艺

磨片(B/G)

装片(W/M)

划片(D/S)

贴片(D/A)

引线键合

(W/B)

表3-2 实验采用的材料清单

工艺

装片(W/M)

贴片(D/A)

贴片(D/A)

引线键合(W/B)

塑封(MOLD)

电镀(PLATING)

材料类型

贴片胶带

环氧树脂

引线框架

金线

塑封料

电镀溶液

单芯片封装

蓝膜

混合银浆

铜引线框架

住友电木，EME-G700

叠层芯片封装

蓝膜或环氧树脂薄膜胶带

（Epoxy Film Tape）

混合银浆及环氧树脂薄膜

（Epoxy Film）

铜引线框架或合金引线框架

纯度99.99% 金线

住友电木，EME-G700V

纯锡电镀液

设备

磨片机

装片机

划片机

贴片机

金线焊接

机

单芯片封装

DISCO DFG-850

TAKATORI ATM-8100

DISCO DFD640/651

ESEC2007/2008HS

ASM AD889

SHINKAWA UTC-250

K&S 8028

叠层芯片封装

TSK PG300

TSK PG300

TSK A-WD-300， DISCO

DFD6361， DISCO DFD651

ESEC2008 XP

ASM AD8912

SHINKAWA UTC1000/2000

K&S8028 PPS 及以上型号

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第4章 TSOP叠层芯片封装技术的实现

首先介绍叠层芯片封装的识别，比如，“TSOP2+1”就是指一个TSOP封装体内有两个活

性芯片（Active Die）、一个空白芯片（Spacer），“VFBGA3+0”，那就是说一个VFBGA封装

体内有三个活性芯片、没有空白芯片，以此类推。

下图是最典型的TSOP2+1的封装形式剖面图，上下两层是真正起作用的芯片，中间一

层是为了要给底层芯片留出焊接空间而加入的空白芯片。空白芯片由单晶硅制成，里面没有

电路。

上层芯片 中间空白芯片

环氧树脂层

下层芯片

图4-1 TSOP2+1

Figure 4-1 TSOP2+1

4.1 三种实现叠层芯片的封装的工艺

叠层芯片封装技术不改变封装体的尺寸，因此后道生产工艺不会有改变，我所有的研究

都集中在对前道生产工艺的改进。下面，我以简单两层芯片的TSOP2+X为例，介绍对前道

生产工艺完成的研究。

4.1.1第一种方法，TSOP2+1，使用多次重复单芯片的工艺

通过实验，我发现可以通过重复单芯片的工艺来实现叠层芯片的封装，其工艺流程如下

[8]：

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贴片 1

用银浆将下层芯片贴在引线框架上

烘烤芯片，使下层芯片完全固定在引线框架上

贴片 1 烘烤

贴片 2

用银浆将中间空白芯片贴下层芯片上

烘烤芯片，使空白芯片完全固定在下层芯片上

完全下层芯片的键合

用银浆将上层芯片贴空白芯片上

烘烤芯片，使上层芯片完全固定在空白芯片上

完成上层芯片的键合

贴片 2 烘烤

引线键合 1

贴片 3

贴片 3 烘烤

引线键合 2

Continue

目视检查，保证上述各个工序的质量

采用重复传统的单芯片生产工艺实现叠层芯片封装时，只需要在贴片(D/A)及引线键合

(W/B)两道工序之间往返即可。上述的TSOP2+1，需要三次贴片(D/A)、两次引线键合(W/B)。

第一种方法，看似非常简单，其实不然。液态环氧树脂的流动性较强，非常容易扩散，

经常出现树脂层不均匀，因此需要非常好的液态环氧树脂喷涂机构，而且，它还有一个非常

致命的缺陷，即容易在封装完成后出现芯片破裂(Die Crack)，并且这种芯片破裂只会出现在

叠层芯片封装中。

关于芯片破裂的解决方案，我将在4.2中阐述。

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4.1.2 第二种方法，TSOP2+1，使用环氧树脂薄膜作为芯片贴合剂

由于液态环氧树脂有流动性强、不易受控的缺点，为了解决这个问题，于是我又尝试改

变原材料的形态，用固态环氧树脂薄膜替代液态环氧树脂。下图是使用固态环氧树脂薄膜胶

带替代普通蓝膜后装片工序的情形，薄膜胶带上的白色圆盘即固态环氧树脂薄膜，其尺寸比

晶圆直径稍大。装片完成后，环氧树脂薄膜就已经和芯片粘在了一起：

图4-2 采用环氧树脂薄膜时的装片工艺示意图

环氧树脂薄膜

固定铁环

晶圆

工作台

压力滚轮

环氧树脂薄膜

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用固态环氧树脂薄膜替代液态环氧树脂混合液，其好处是在贴片工序时我们只需要将芯

片贴到引线框架上，不需要喷涂液态环氧树脂，这就大大简化了工艺。

工艺流程如下[8]：

贴片 1

用环氧树脂薄膜将下层芯片贴到引线框架上

贴片 1 烘烤

烘烤，将下层芯片完全固定在引线框架

用环氧树脂薄膜将空白芯片贴到下层芯片上

贴片 2

引线键合 1

完成下层芯片的引线键合

用环氧树脂薄膜将上层芯片贴在空白芯片上

完成上层芯片的引线键合

贴片 3

引线键合 2

Continue

目视检查，保证上述各个工序的质量

在第一种方法中，为了增加环氧树脂和引线框架之间或芯片的粘结力，每完成一次贴片

之后都需要烘烤。但是，第二种方法，由于固态环氧树脂薄膜和芯片之间的粘结力已经足够，

只需要做一次烘烤即可，生产工艺简单、生产周期比第一种方法短，而且，由于多次烘烤会

造成引线框架氧化及芯片粘污，烘烤次数减少对提高成品率和减少可靠性失效也很有好处。

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4.1.3 第三种方法，TSOP2+0

为了进一步简化工艺，于是，在第二种方法的基础上，通过改变芯片的焊盘布局、将焊

盘都放置在芯片的一端，去掉中间的空白芯片，于是得到了第三种方法，如下图所示，仅一

端有焊线[8]。

贴片 1

图4-3 TSOP2+0

用环氧树脂薄膜将下层芯片贴到引线框架上

贴片 2

用环氧树脂薄膜将上层芯片贴在下层芯片上

烘烤，将芯片完全固定在引线框架上

完全引线键合

目视检查，保证上述各个工序的质量

贴片烘烤

引线键合

Continue

第三种方法，如果贴片机可以同时完成多次贴片，则工序就更加简单，和单芯片封装一

样、仅需要一次贴片、一次引线键合，而且，由于不需要液态环氧树脂的喷涂机构，贴片工

序甚至比单芯片封装还好简单。这样的改进，使得叠层芯片封装的优势非常明显：工艺简单、

成本低、成品率高、易于推广。

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4.1.4 三种方法的对比

通过反复实验对比，对上述三种实现两芯片叠层（TSOP2+X）封装工艺的优缺点总结如

下：

表4-1 三种工艺的对比

叠层芯片工艺 贴片工

艺难度

采用传统工艺，使用液

态银浆作为芯片粘合剂

采用环氧树脂薄膜作为

粘合剂，两次引线键合

采用环氧树脂薄膜作为

粘合剂，一次引线键合

简单 简单 高 短 低

简单 难 一般 一般 一般

难

键合工

艺难度

难 低

成品率 生产周

期

长

单颗封

装成本

低 不需要改变芯

片制作工艺

不需要改变芯

片制作工艺

需要改变芯片

焊盘的布局

其它

上述三种叠层芯片的封装工艺，第一种，使用环氧树脂银浆，成本低，但是工艺难度很

高、成品率低，成品率能达到99.5%就几乎不可能再提升了。第二种，虽然环氧树脂薄膜成

本高，但是由于环氧树脂薄膜是在装片(W/M)的时候粘贴到芯片背面，不必考虑液态环氧树

脂工艺的复杂性，所以工艺比第一种简单、生产周期相应缩短，成品率也较、成品率可达

99.8-99.9%，其缺点是焊接工序比较复杂。第三种，由于只有两次贴片(D/A)、一次引线键合

(W/B)，所以不仅工艺简单、成本低，而且成品率极高、可以稳定在99.90%以上。当然，第

三种工艺有局限性，需要改变芯片的制作布局，将焊盘布置在芯片的一端。

第一种方法虽然工艺复杂、成本率低，但是由于液态环氧树脂成本比固态环氧树脂膜薄

低，仍然具有其实际推广价值；第三种方法虽然最值得推广，但在实际应用中可能会因为芯

片的布局难以改变而不能使用，所以，实际应用广泛采纳的是第二种方法。

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4.2 使用液态环氧树脂银浆作为粘合时的芯片破裂(Die Crack)的解决

采用液态环氧树脂银浆作为芯片粘合剂，其最难解决的技术问题是如何解决塑封工序以

后的芯片破裂问题，其破裂呈现出网状：

在单芯片封装中，不会出现这样的芯片，通常我们在单芯片封装中看到大多都是一条或

几条裂纹，而且是在贴片工序后我们就能通过目视检查出。而这种多芯片的网状芯片破裂，

是出现在塑封（MOLDING）以后而不是贴片工序。

塑封结束后，通常需要采用有损检查（即开盖）才能发现芯片破裂。在这个案例中，开

盖检查虽然能发现上层芯片的问题，但是对于下层芯片照样很难看到，所以就很难知道什么

情况下会发生芯片破裂，也就很难解决这个问题。

而且，开盖是一种有损检查，采用强酸将芯片上面的环氧树脂腐蚀掉，将芯片重新裸露

在外，显然不能用于生产中来。

首先分析这种芯片破裂(Die Crack)发生的机理。

图4-4 芯片破裂

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Overlying die ( DA2 )

环氧树脂

Bottom die ( DA 1 )

在叠层芯片封装中，由于液态环氧树脂的流动性强，所以在贴片工艺中，通常难以保证

环氧树脂能够完全充满两层芯片之间的空隙，如上图所示。通常，半导体业界的一般标准是

75%和覆盖率就算合格。注塑工序所使用的环氧树脂，主要由25-100um的颗粒组成。通常，

我们在贴片(D/A)形成的环氧树脂层的厚度介于12-38um，这就意味着，只有少量小颗粒的注

塑工序所使用的环氧树脂混合物可以进入这层空间，而大量大颗粒则只能在外围。于是，在

注塑过程中，由于我们在施加很大的压力（通常压强在10MPa左右），由于中间的空隙不能

被塑封料填充，于是芯片就在外力的作用下被压碎。这就是使用液态环氧树脂作为芯片粘合

剂时为什么会在注塑工序完成后会有网状的芯片破裂(Die Crack)的原因。单芯片封装中，由

于芯片度较大，所以即使就空洞，也没会出现芯片破裂。

下面，我具体阐述如何解决这个难题。解决了这个难题，工艺就算成功了。

图4-5 芯片破裂原理示意图

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首先，我需要找到一种比较可行的检测方法。由于超声波扫描是无损检测，可以用于生

产中，于是尝试对超声波扫描方式进行改进。通常的超声波扫描，采用的是反射模式，这种

方式我们只能得到一个比较清晰的层面：

另一种模式、穿透模式，它可以发现可疑点，如下图，凡是有阴影的地方就是可疑点。

这种方法虽然不能确认有没有芯片破裂，但是由于其效率高，非常适用中于预警。

图4-6 正面超声波扫描图像，反射模式

最后，通过与公司专业实验室的合作，发现了一种可以检测出芯片破裂的超声波扫描模

式，TAMI（Tomographic Acoustic Micro Imaging），它是一种逐层超声波扫描的方法：

图4-7 超声波扫描图像，穿透模式

下图就是一个用逐层超声波扫描法（TAMI）扫描的样图，可以很显看出有网状的芯片

破裂：

图4-8 TAMI扫描原理

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有了检查方法，就可以进行实验，优化工艺控制方法、解决芯片破裂问题。

通过芯片破裂的机理分析，已经知道了出现这种芯片破裂是由于环氧树脂芯片粘合剂有

空洞造成的，那么，最基本的方法就是优化工艺方法以控制液态环氧树脂，避免出现空洞。

试验研究发现，最重要的对环氧树脂喷涂图案(Pattern)进行优化，好的环氧树脂喷涂图案能

得到95%以上的覆盖率。在尝试了大量的喷涂图案以后，得出了以下三种图案。具体哪一种

最好，要结合引线框架、设备能力、芯片尺寸等相关因素，不能一概而论。不过，我推荐使

用“米”字型。

图4-9 TAMI扫描样图

图4-10 推荐使用的环氧树脂图案

实践证明，芯片底部的环氧树脂覆盖率达到95%以上时，出现芯片破裂(Die Crack)的机

率几乎为0。

综上所述，解决芯片破裂的方案是：用超声波穿透模式来进行可监测、用TAMI对可疑

点进行确认、优化环氧树脂图案、控制环氧树脂覆盖率达到95%以上。

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通常，当芯片的厚小于0.1mm、或芯片的叠放层数超过3层时，采用液态环氧树脂银的

贴片工艺的工艺性能将变得极差、不能再使用。

当然，既然液态环氧树脂工艺复杂、容易出现芯片破裂，于是，另一种更彻底更有效的

解决方法，就是更换材料，使用环氧树脂薄膜。环氧树脂薄膜的引入，不仅解决了芯片破裂

(Die Crack)问题，而且由于工艺简单，成品率大提高。对于叠层芯片技术而言，采用环氧树

脂膜薄是必然趋势。

4.3叠层芯片封装技术的引线键合的技术

除了芯片粘贴技术的变革，叠层芯片封装技术的另一个变革是引线键合工艺。

目前的封装技术，除了功率器件以外，大多都采用热超声波金丝球焊工艺。其工作原理

是，将引线框架紧固定在加热块上、再施加超声波，在芯片或引脚与金线的结合部位形成金

属键。通常，其工作温度范围是190-210摄氏度，超声波的频率有60KHz和120KHz两种，

120KHz主要用于大尺寸（0.038mm以上）的金线。TSOP封装通常采用0.025mm或0.020mm

的金线。

要成功实现叠层芯片封装工艺，就必须突破现有的引线键合项技术。下图TSOP单芯片

与叠层芯片的金丝连接示意图，从图中可以直观看出，单芯片时引线是由芯片连接到引脚、

线弧的最高点靠近芯片，但是叠层芯片时，由于要在相同的空间内放入多个芯片，显然芯片

与芯片之间的间隙很小，引线需要改成从引脚引出连接到芯片、引弧最高点靠近引脚。

图4-11 金丝球焊示意图

Heat

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通常，单芯片的线弧的最低极限在0.12mm，为了不使芯片与金线短路、加上线弧的误

差，假如采用单芯片的线弧，其芯片之间的间隙至少需要0.2mm，这个高度显然太高。

4.3.1 正向金丝球焊的步骤

金丝球焊由以下几个工艺步骤构成[9]：

第一步

金丝靠近打火轩，在

金丝端部形成金球。

第二步

金球向下，接触焊点

（又称焊盘）。

第三步

通过热超声形成第

一焊点。

图4-12 TSOP1+0，TSOP2+1金丝连接示意图

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图4-13 标准金丝球焊工作步骤示意图

引脚 打火杆 金球 线弧

线夹 劈刀 芯片 超声波

图例

第七步

折断金线，劈刀离开二焊点。

第八步

再次打火，形成金球。

第四步

第一焊点完成，引导金

丝的劈刀向上移动。

第五步

引导金线的劈刀移向二

焊点，形成线弧。

第六步

通过热超声波形成二焊点。

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经过上述步骤的反复，就完成了单芯片封装的金丝球焊工序。

4.3.2 金丝球焊反打方式（SSB）的工艺步骤

叠层芯片的封装工艺技术研究的另一个要点，是如果完成芯片与引线框架的连接。单芯

片工艺使用的引线焊接方式（即从芯片到引脚）由于其线弧高度太高显然不适应，需要新的

焊接方式。通过实验，我找到了一种新的焊接方法：SSB（Standoff Stitch Bond），成功地解

决了引线的焊接问题。SSB又称反打，即Reverse Looping，其第二焊点不是在引线框架上，

而是在芯片的焊盘上。图-26是由芯片到引脚的焊接方式，其二焊点在引脚上。图-27是从芯

片到芯片的SSB焊接方式，其二焊点和通常的单芯片焊接方式不同，在另一芯片的焊盘上。

二焊点丝尾（鱼尾状）

二焊点焊接完成后

标准金丝球焊二焊点(Stitch)

金球

芯片

环氧树脂

线弧

图4-14 标准金丝球焊方式

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金球

焊盘(Bond Pad)

二焊点丝尾（鱼尾状）

图4-15 金丝球焊反打方式

下面，首先看看SSB的焊接步骤：

图4-16 金丝球焊反打方式的二焊点SEM照片

第一步

金球向下接触焊盘。

第四步

剪段鑫丝，留下金球。

第七步

通过热超声焊接将金球

健合在另一焊盘上。

第二步

通过热超声焊接将金

球健合在焊盘上。

第五步

再次打火，形成金球。

第八步

引导金线的劈刀向上

移动。

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第三步

劈刀抬起。

第六步

金球向下，靠近另一焊

点（又称焊盘）。

第七步

引导金线的劈刀移向二

焊点，形成线弧。

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SSB对原有的焊接方式进行了很大扩展，通过在芯片的焊盘上植球，使得原来在线脚上

的二焊点可以焊接到另一芯片的焊盘上。SSB的前4步是植球，后8步其实就是单芯片的焊

接方式。由于有了SSB焊接工艺，就可以完成各种复杂的焊接方式。

4.3.3 用金丝球焊反打方式（SSB）完成叠层芯片的引线键合

下面，我以TSOP3+0为例，讲解用SSB完成TSOP3+0的连接。

Step 2

Step 1

图4-17 金丝球焊反打方式的步骤

第十步

形成二焊点。

第十一步

劈刀抬起，折断金丝。

第十二步

再次打火，形成金球。

图4-18 TSOP3+0金丝球焊反打方式的步骤

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Step 1: 在Die 2、Die 3上植球(Bump)

Step 2: 用SSB连接Die 1和Die 2

Step 3: 用SSB连接引脚和Die 2

Step 4: 用SSB连接Die 2和Die 3

在叠层芯片封装工艺中，大多数情况下都需要使用SSB引线键合工艺，SSB焊接方式

的成功，使得发展更高密度的封装变为现实。

4.3.4 金丝球焊正打方式与反打方式（SSB）的对比

如果芯片的叠层方式是阶梯状的，也可以用正向焊接方式，如下图：

图4-19 TSOP3+0金丝球焊正打连接方式

图4-18（续） TSOP3+0金丝球焊反打方式的步骤

Step 4

Step 3

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两种方式都可以，各有优缺点：

正向金丝球焊的优点是工艺简单、速度快。但是其缺点也是很明显的，一是金线的用量

比较大，二是由于引脚的强度及焊接区域有限，当同一引脚焊线超过4根时，由于引脚很软、

工艺性能将明显降低。一般说来，如果同一引脚的焊线超过4根，推荐使用SSB。

再次，如果芯片的叠加方式不是梯状而是错层，显然就只能使用SSB了，如图-31的

TSOP2+1：

4.4 单芯片与叠层芯片封装技术的区别

通常，叠加多少个芯片就需要多少次贴片，除了第三种方法，其余两种均是有多少层金

线就需要多少次引线键合。下图的TSOP2+1，是三层芯片叠加、两层金线，则需要三次贴片)、

两次引线键合。

单芯片和叠层芯片封装的主要区别有：

1. 由于需要将多个芯片叠加在一起，所以传统的单芯片的封装必须进行改进以适应

叠层芯片封装，需要重复贴片(D/A)以引线键合(W/B)。

2. 由于封装体的外形尺寸没有变化，为了实现多芯片叠加，则芯片的厚度就会变得

很薄，通常其厚度低单芯片的1/2。

3. 由于芯片的厚度很薄，于是这导致在前道（FOL）工艺中，用于加工单芯片的设

备不再适用，实验中引进了更先进的设备。详见表-1。

4. 由于需要多次的贴片(D/A)及引线键合(W/B)，所以贴片(D/A)及引线键合(W/B)

的工艺比往要复杂。

5. 最后，为了要适应多芯片封装的复杂性，另一个关键点是某些封装材料需要变

更、或是引入新材料，详见表-2。

总之，要成功实现叠层芯片封装，需要采用性能更高的设备。在磨片工序，由于DFG850

不能处理300mm晶圆、并且其最小磨削厚度只能达到0.15mm，已经完全不能适应叠层芯片

图4-20 TSOP2+1

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封装的需求。同样，传统的贴片机，ESEC 2007/2008HS，ASM AD889等，由于不能容纳300mm

芯片、不能加工环氧树脂薄膜，所以只能被ESEC 2008XP、ASM AD8912等更高一级的设备

取代。引线键合工序，由于键合精度要求的提高以及需要有SSB焊接能力，所以，UTC1000、

UTC2000及K&S Maxum Plus、K&S Maxum Ultra的使用就成为必然。

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第5章 展望

叠层芯片封装必定是封装技术发展的主流，因为它符合了封装技术发展的趋势即：大容

量、高密度、多功能、低成本。和过去单芯片封装技术相比，它打破了单纯以封装类型的更

替来实现大容量、高密度、多功能、低成本的限制，而且，由于叠层技术的出现，它让一些

似乎已经过时的封装类型重新焕发生机。

2006年对于TSOP封装来讲，是非常重要的一年。由于TSOP封装的容积率和运行速度

不及BGA封装，这种曾经广泛应用于DRAM的封装类型在DDR/DDRII中已经消失。但是

在2005-2006年，由于数码产品的大量普及，人们对大容量、高密度、低成本的存储卡的需

求激增，它已经成了仅次于SIP的NAND存储器的封装类型。展望2008年，TSOP依然会

大行其道，并且，这种趋势会持续到下去。目前，单芯片容量2G的TSOP及2芯片容量4G

的TSOP已经正式投入生产，4芯片（8G）叠层的TSOP封装设计已经完成。

在TSOP的封装技术发展方面，由于环氧树脂膜薄及SSB焊接方式的引入，TSOP2+0、

TSOP2+1、TSOP3+0技术已经非常成熟。并且，在TSOP2+0、TSOP2+1工艺研制成功，

TSOP4+0、TSOP5+0、TSOP4+3等更高密度的封装将会相继出炉，并且在2008年得到大量

应用，取代目前的TSOP2+0、TSOP2+1[4]。

图5-1 TSOP4+0，TSOP4+3，TSOP5+0概念示意图

TSOP4+0 TSOP4+3 TSOP5+0

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除了TSOP4+0、TSOP5+0、TSOP4+3等更高密度的封装将会相继投产，由于芯片面积

越来越大，为了解决焊接空间的不足，一些在SIP封装中得到应用的新技术也将于2007年

开始出现在TSOP高密度封装中。为了解决由于SIP的柔韧性不足的问题，TSOP SIP也会成

为另一个研究方向。

TSOP封装的封装材料成本大概占总成本的55%，如果采用叠层芯片封装，封装成本增

加主要是金线和环氧树脂芯片粘合，因此只需要增加少量成本就能将单位封装体积上的功能

及应用成倍提升，不光如此，它还带来后序工序的成本降低。

叠层芯片技术是一项非常重要的技术，它的兴起带了封装技术的一场革命。因此，TSOP

叠层芯片封装技术的研究有十分深远的历史及现实意义。