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2024年3月12日发(作者：直流电机的特点)
Ｐｒｏｇｒａ ｍ Ｄｅｓｉｇｎ・程序设计
基于ＦＬＥＸ Ｉ ＯＫ的数字显示程序设计
本文利用达盛ＥＤＡ实验箱，
在ＦＬＥＸ１ＯＫ芯片的基础上完成了
数字显示程序的模块设计、ＶＨＤＬ
语言的设计描述及硬件实现。数
字显示程序设计可以作为《ＥＤＡ技
术与应用》课程的实验模块来巩
固学生对动态扫描的原理的理解，
并进一步掌握ＶＨＤＬ语言的编程方
法。
【关键词】ＦＬＥＸ１ＯＫ芯片数字显示程序编程
方法
ＥＤＡ的全称是ＥｌｅｃｔｒｉｃＤｅｓｉｇｎＡｕｌ￣ｎａｆｉｏｎ，
中文含义是电子设计自动化 ＥＤＡ技术是一门
多学科融合的电子产品设计自动化的新技术
掌握ＥＤＡ技术是培养高素质、高技能电子产
品设计人才的需要，是现代集成电路和电子整
机系统设计及科技创新和产业发展的需要。
ＥＤＡ技术以计算机为工作平台，以可编程逻
辑器件ＰＬＤ的软件及实验开发系统为设计工
具，以硬件描述语言为系统的设计语言，用软
件方式进行元件建模和系统仿真，最终形成集
成电子系统或ＡＳＩＣ芯片。目前生产ＰＬＤ的
厂商有Ｘｉｌｉｎｘ，Ａｌｔｅｒａ，Ｌａｔｔｉｃｅ和Ａｃｔｅｌ等公
司。常见的ＰＬＤ产品有Ｘｉｌｉｎｘ公司的ＸＣ系
列，Ｌａｔｔｉｃｅ公司的ｉｓｐＬＳＩ系列和Ａｌｔｅｒａ公司
的ＭＡＸ和ＦＬＥｘ系列等。本文是以Ａｌｔｅｒａ
公司的ＦＬＥＸ１ＯＫ器件为载体，以Ａｌｔｅｒａ公
司提供的强大而易于使用的软件开发工具
ＭＡＸ＋ＰＬＵＳ ＩＩ为设计工具来实现数字显示的
程序设计，最后借助北京达盛ＥＤＡ实验箱来
完成硬件实现。
１ ＦＬＥＸ１ ＯＫ芯片的结构特性
Ａｌｔｅｒａ公司的ＦＬＥＸ１０Ｋ系列器件采用
ＣＭＯＳ．ＳＲＡＭ工艺制造，是高密度阵列嵌入
式可编程逻辑器件系列。
１．１内部结构
ＦＬＥＸ１ＯＫ器件主要由嵌入阵列、逻辑阵
列、快速通道（ＦＡＳＴＴＲＡＣＫ）以及１０单元构
成。嵌入阵列由ＥＡＢ构成，实现存储和专用
逻辑功能，完成ＲＡＭ，ＲＯＭ，双口ＲＡＭ或者
ＦＩＦｏ功能。逻辑阵列由ＬＡＢ构成。８个逻辑
单元（ＬＥ）和一个局部连接构成一个ＬＡＢ。
ＥＡＢ和ＬＡＢ由跨越整个器件的行、列快速互
联通道连接。行列通道的两端是ＩＯ单元。嵌
入阵列块和逻辑阵列块结合提供了嵌入式门阵
列的高性能和高密度，设计者可以在某个器件
上实现一个完整的系统。
文／余丽红龙诺春林春景
１．２主要特点
时钟分频为３０５ＨＺ的动态扫描时钟。Ｐ２进程
（１）高密度嵌入式可编程逻辑器件，提
实现对８个数码管的轮流扫描，四个数码管是
供了在单个器件中的系统集成。
高电平亮，四个数码管是低电平亮。Ｐ３进程
（２）３．３Ｖ或５．０Ｖ的工作模式，低功耗。
用于确定数码管与对应数字的关系。ＥＤＡ实
（３）遵守全ＰＣＩ总路线，内带ＪＴＡＧ（
验箱上的８个数码管从左到右依次显示０到７。
联合测试行动组）边界扫描电路；通过外部
Ｐ４进程将数码管上要显示的数字转换成８段
ＥＰＲＯＭ、集成控制器或ＪＴＡＧ接口实现在电
码。Ｐ２、Ｐ３和Ｐ４三个进程利用选择信号赋值
路可重构等。
语句来实现，进程对应的ＶＨＤＬ程序描述如下：
（４）Ｉ／Ｏ引脚都有ＩＮＰＵＴ／ＯＵＴＰＵＴ寄
ｐ２：ｐｒｏｃｅｓｓ（ｃｓ（１５ ｄｏｗｎｔｏ １３））
Ｂｅｇｉｎ
存器。
（５）具有低延时时钟和内部三态总线，
ｗｉｔｈ ＣＳ ｆ１５ ｄｏｗｎｔｏ １３１ ｓｅｌｅｃｔ
ｅｎ＜＝”１ １１０”ｗｈｅｎ”０００”：
能提供复杂逻辑设计所需的功能。
”ｌ１０１”￣Ｖｈｅｎ”００１”：
（６）具有在系统（ＩＳＦ）可配置特性。
”１０ｌ１”Ｗｈｅｎ”０１０”：
（７）ＭＡＸ＋ＰＬＵＳ ＩＩ开发系统提供软件
”０１１１”Ｗｈｅｎ”Ｏ１１”：
支持，自动布局布线，可在ＰＣ机或工作站上
”０００１”Ｗｈｅｎ”１Ｏ０”：
运行。
’’００１０’’Ｗｈｅｎ’’１０１”：
２数字显示程序的设计
”０１００”Ｗｈｅｎ”１１０”：
”１０００”Ｗｈｅｎ”１１１”：
２．１程序模块设计
Ｅｎｄ ｐｒｏｃｅｓｓ ｐ２；
ｐ３；ｐｒｏｃｅｓｓ（ｅｎ）
数字显示设计要同时显示Ｏ．７共８个数字，
Ｂｅｇｉｎ
则需要用到８个数码管。每个时钟周期内只扫
Ｗｉｔｈ ｅｌｌ ｓｅｌｅｃｔ
描一个数码管，只能显示一位数据，显示的数
ｄａｔａ＜＝”０００ｌ”Ｗｈｅｎ”ｉＩｌＯ”：
据值由段码来控制，同时由位码来选择数码管，
”００１０”Ｗｈｅｎ”１１０１”：
对各数码管进行动态扫描。利用人眼的视觉暂
”Ｏ１Ｏ０”￣ｔｌｅｎ”１０１１”：
留现象，只要时钟扫描＞１００ＨＺ，则可以观测
”００００”Ｗｈｅｎ”０１１１’’：
到所有的数码管是同时显示的。达盛ＥＤＡ实
”０ｌ１０”Ｗｈｅｎ”０００１”：
验箱可以提供２０ＭＨＺ的原始外部时钟输入，
”０１０１”Ｗｈｅｎ”００１０”：
为了得到动态扫描的时钟脉冲，同时看到８个
”００１ｌ”Ｗｈｅｎ”Ｏ１Ｏ０”：
数字，程序需要如下模块：计数分频模块、动
”０１ｌ１”Ｗｈｅｎ”１０００”：
态扫描模块、确定数码管与对应数字模块以及
Ｅｎｄ ｐｒｏｃｅｓｓ ｐ３；
译码显示模块。
ｐ４：ｐｒｏｃｅｓｓ（ｄａｔａ）
２．２程序的ＶＨＤＬ语言实现
Ｂｅｇｉｎ
Ｗｉｔｈ ｄａｔａ ｓｅｌｅｃｔ
（１）实体：本设计需要四个端口：时钟
ｄａｔａｏｕｔ ｔ＜＝”１１ｌ１１１Ｏ０”Ｗｈｅｎ”００００”：
输入、复位控制、段码输出以及位码输出。７
”０１ １０００００”Ｗｈｅｎ”０００１’’：
段数码管加上小数点一共就是８位。段码的数
”１１０１ｌ０１０”Ｗｈｅｎ”００１０”：
据类型是８位标准逻辑矢量。本设计是利用达
”１１１１００１０”Ｗｈｅｎ”Ｏ０１１”：
盛ＥＤＡ实验箱来完成硬件实现。该实验箱共
”０１１Ｏ０１１０”Ｗｈｅｎ”０１Ｏ０’’：
有８个数码管，其中四个是低电平亮，另外四
”１Ｏ１１Ｏ１１０”Ｗｈｅｎ”０１Ｏ１”：
个是高电平亮。所以位码是四位的标准逻辑矢
”ｌＯ１１１ｌ１０”Ｗｈｅｎ”０ｌｌ０”：
量。实体名取为ｄｉｓｐｌａｙ。实体的ＶＨＤＬ语言
”ｌ１１０００００”Ｗｈｅｎ”Ｏ１１１”：
描述如下：
Ｅｎｄ ｐｒｏｃｅｓｓ ｐ４；
Ｅｎｔｉｔｙ ｄｉｓｐｌａｙ ｉｓ
３数字显示程序的硬件实现
Ｐｏｒｔ（ｅｌｋ：ｉｎ ｓｔｄ＿ｌｏｇｉｃ；
ｒｓｔ：ｉｎ ｓｔｄｌｏｇｉｃ；
ｄａｔａｏｕｔ：ｏｕｔ ｓｔｄ
３．１器件选择
ｌｏｇｉｃ
ｖｅｃｔｏｒ（７ ｄｏｗｎｔｏ ０）；
ｓｅｌ：ｏｕｔ ｓｔｄ ｌｏｇｉｃ ｖｅｃｔｏｒ（３ ｄｏｗｎｔｏ ０））；
本设计选用Ａｌｔｅｒａ公司提供的ＭＡＸ＋ＰＩ２５Ｓ ＩＩ
Ｅｎｄ ｄｉｓｐｌａｙ；
为设计工具。在文本编辑器中完成用ＶＨＤＬ描
（２）结构体：该设计共有４个模块，分
述语言编写的数字显示源程序后，点击Ａｓｓｉｇｎ
别用Ｐｌ、Ｐ２、Ｐ３和Ｐ４四个进程来描述。
Ｐｌ代表计数分频模块，该模块利用一个
异步复位的１６位计数器ＣＳ将２０ＭＨＺ的原始
＜＜下转２６８页
Ｅｌｅｃｔｒｏｎｉｃ Ｔｅｃｈｎｏｌｏｇｙ＆Ｓｏｆｔｗａｒｅ Ｅｎｇｉｎｅｅｒｉｎｇ电子技术与软件工程・２６７
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