admin 管理员组文章数量: 1086019
2024年4月25日发(作者：手机免费建站平台)
ic的前端设计和后端设计流程
根据个人掌握的知识，写写自己的理解。前端设计（也称逻辑设计）和后端设计（也
称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。
1.规格制定
芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设
计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
2.详细设计
Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功
能。
编码
使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能
以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄
存器传输级）代码。
4.仿真验证
仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是
否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合
规格要求的，就需要重新修改设计和编码。
设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。
仿真验证工具 Synopsys的VCS。
5.逻辑综合――Design Compiler
仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门
级网表（netlist）。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目
标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单
元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出
来的电路在时序，面积上是有差异的。
一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）
逻辑综合工具Synopsys的Design Compiler。
Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时
序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）
的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，时
没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问
题。
STA工具有Synopsys的Prime Time。
7.形式验证
这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的
就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是
否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电
路功能。
形式验证工具有Synopsys的Formality。
前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到了芯片
的门级网表电路。
8. DFT
Design For Test，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设
计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元
（如寄存器）变为扫描单元。关于DFT，有些书上有详细介绍，对照图片就好理解一点。
DFT工具Synopsys的DFT Compiler
9.
布局规划
版权声明：本文标题：ic的前端设计和后端设计流程 内容由网友自发贡献，该文观点仅代表作者本人， 转载请联系作者并注明出处：http://roclinux.cn/b/1713998220a661220.html， 本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如发现本站有涉嫌抄袭侵权/违法违规的内容，一经查实，本站将立刻删除。
发表评论