电擦除式可编程逻辑元件

(19)中华人民共和国国家知识产权局

(12)发明专利说明书

(21)申请号 CN02154863.3

(22)申请日 2002.12.03

(71)申请人 力旺电子股份有限公司

地址 台湾省新竹市

(72)发明人 李昆鸿 徐清祥 金雅琴 沈士杰 何明洲

(74)专利代理机构 北京市柳沈律师事务所

代理人 李晓舒

(51)

H01L27/115

权利要求说明书 说明书 幅图

(10)申请公布号 CN 1505159 A

(43)申请公布日 2004.06.16

(54)发明名称

电擦除式可编程逻辑元件

(57)摘要

本发明公开了一种电擦除式可编程

逻辑元件，其包含有一P型衬底；一第一

N型离子掺杂区，位于该P型衬底中；一

第一栅极，其位于该P型衬底上并与该第

一N型离子掺杂区相邻接，并且处于浮置

状态，用来储存数据；一第二N型离子掺

杂区，位于该P型衬底中并与该第一栅极

相邻接；一第二栅极，作为控制栅极，位

于该P型衬底上并与该第二N型离子掺杂

区相邻接；一第三N型离子掺杂区，位于

该P型衬底中并与该第二栅极相邻接。

法律状态

法律状态公告日

法律状态信息

法律状态

权 利 要 求 说 明 书

1.一种电擦除式可编程逻辑元件，其作为一存储器的存储单元，该电擦除式可编程

逻辑元件包含有：

一P型衬底；

一第一N型离子掺杂区，位于该P型衬底中；

一第一栅极，其位于该P型衬底上方并与该第一N型离子掺杂区相邻接，并且处

于浮置状态，用来储存该电擦除式可编程逻辑元件的数据；

一第二N型离子掺杂区，位于该P型衬底中并与该第一栅极相邻接；

一第三N型离子掺杂区，位于该P型衬底中，并且电连接于该第二N型离子掺杂

区；

一第二栅极，其为该电擦除式可编程逻辑元件的控制栅极，位于该P型衬底上方

并与该第三N型离子掺杂区相邻接；以及

一第四N型离子掺杂区，位于该P型衬底中并与该第二栅极相邻接。

2.如权利要求1所述的电擦除式可编程逻辑元件，其中该第一栅极包含有一第一氧

化层，位于该第一栅极的底侧，用来隔离该P型衬底及该第一栅极。

3.如权利要求1所述的电擦除式可编程逻辑元件，其中该第二栅极包含有一第二氧

化层，位于该第二栅极的底侧，用来隔离该P型衬底及该第二栅极。

4.如权利要求1所述的电擦除式可编程逻辑元件，其中该存储器是一电擦除式只读

存储器。

5.如权利要求1所述的电擦除式可编程逻辑元件，其中该存储器是一单次可编程存

储器。

6.如权利要求1所述的电擦除式可编程逻辑元件，其中作为该存储器的存储单元的

多个该电擦除式可编程逻辑元件以阵列的方式排列。

7.如权利要求6所述的电擦除式可编程逻辑元件，其中该多个以阵列方式排列的电

擦除式可编程逻辑元件中，位于同一列的该电擦除式可编程逻辑元件的第二栅极均

相互电连接并连接至一字线，而位于同一列的该电擦除式可编程逻辑元件的第四N

型离子掺杂区也均相互电连接并连接至一源极线。

8.如权利要求6所述的电擦除式可编程逻辑元件，其中该多个以阵列方式排列的电

擦除式可编程逻辑元件中，相邻两列的电擦除式可编程逻辑元件是以镜像对称的方

式配置。

9.如权利要求8所述的电擦除式可编程逻辑元件，其中位于同一行的相邻两列的电

擦除式可编程逻辑元件共用其相邻的两个第一N型离子掺杂区，且该共用的两个

第一N型离子掺杂区电连接至一位线。

10.如权利要求8所述的电擦除式可编程逻辑元件，其中位于同一行的相邻两列的

电擦除式可编程逻辑元件共用其相邻的两个第四N型离子掺杂区，且该共用的两

个第四N型离子掺杂区电连接至一源极线。

11.如权利要求6所述的电擦除式可编程逻辑元件，其中该多个以阵列方式排列的

电擦除式可编程逻辑元件中，位于同一行的该电擦除式可编程逻辑元件的第一N

型离子掺杂区均相互电连接并连接至一位线。

12.如权利要求1所述的电擦除式可编程逻辑元件，当该第一栅极处于高临界电压

状态时，该存储单元储存逻辑值“0”，而当该第一栅极处于低临界电压状态时，该

存储单元储存逻辑值“1”。

13.如权利要求12所述的电擦除式可编程逻辑元件，当要对该存储单元进行读取的

动作时，该第一N型离子掺杂区接地，该第二栅极的电位超出该第四N型离子掺

杂区的电位一预定值，以于该第二栅极下方的P型衬底中形成一沟道而使该第三N

型离子掺杂区及该第四N型离子掺杂区导通。

14.如权利要求12所述的电擦除式可编程逻辑元件，当要对该存储单元进行编程的

动作时，该第一N型离子掺杂区电连接至一高电位，而该第四N型离子掺杂区则

接地，该第二栅极电连接至一电压值而使该第一栅极下方的P型衬底中形成沟道

热空穴以编程该第一栅极。

15.如权利要求12所述的电擦除式可编程逻辑元件，当要对该存储单元进行清除的

动作时，该第一N型离子掺杂区电连接至一高电位，而该第四N型离子掺杂区则

接地，该第二栅极电连接至一电压值而使该第一栅极下方的P型衬底中形成沟道

热电子以清除该第一栅极。

16.一种电擦除式可编程逻辑元件，其作为一存储器的存储单元，该电擦除式可编

程逻辑元件包含有：

一P型衬底；

一第一N型离子掺杂区，位于该P型衬底中；

一第一栅极，其位于该P型衬底上方并与该第一N型离子掺杂区相邻接，并且处

于浮置状态，用来储存该电擦除式可编程逻辑元件的数据；

一第二N型离子掺杂区，位于该P型衬底中并与该第一栅极相邻接；

一第二栅极，其是该电擦除式可编程逻辑元件的控制栅极，位于该P型衬底上方

并与该第二N型离子掺杂区相邻接；以及

一第三N型离子掺杂区，位于该P型衬底中并与该第二栅极相邻接。

17.如权利要求16所述的电擦除式可编程逻辑元件，其中该第一栅极包含有一第一

氧化层，位于该第一栅极的底侧，用来隔离该P型衬底及该第一栅极。

18.如权利要求16所述的电擦除式可编程逻辑元件，其中该第二栅极包含有一第二

氧化层，位于该第二栅极的底侧，用来隔离该P型衬底及该第二栅极。

19.如权利要求16所述的电擦除式可编程逻辑元件，其中该存储器是一电擦除式只

读存储器。

20.如权利要求16所述的电擦除式可编程逻辑元件，其中该存储器是一单次可编程

存储器。

21.如权利要求16所述的电擦除式可编程逻辑元件，其中作为该存储器的存储单元

的多个该电擦除式可编程逻辑元件以阵列的方式排列。

22.如权利要求21所述的电擦除式可编程逻辑元件，其中该多个以阵列方式排列的

电擦除式可编程逻辑元件中，位于同一列的该电擦除式可编程逻辑元件的第二栅极

均相互电连接并连接至一字线，而位于同一列的该电擦除式可编程逻辑元件的第三

N型离子掺杂区也均相互电连接并连接至一源极线。

23.如权利要求21所述的电擦除式可编程逻辑元件，其中该多个以阵列方式排列的

电擦除式可编程逻辑元件中，相邻两列的电擦除式可编程逻辑元件以镜像对称的方

式配置。

24.如权利要求23所述的电擦除式可编程逻辑元件，其中位于同一行的相邻两列的

电擦除式可编程逻辑元件共用其相邻的两个第一N型离子掺杂区，且该共用的两

个第一N型离子掺杂区电连接至一位线。

25.如权利要求23所述的电擦除式可编程逻辑元件，其中位于同一行的相邻两列的

电擦除式可编程逻辑元件共用其相邻的两个第三N型离子掺杂区，且该共用的两

个第三N型离子掺杂区电连接至一源极线。

26.如权利要求21所述的电擦除式可编程逻辑元件，其中该多个以阵列方式排列的

电擦除式可编程逻辑元件中，位于同一行的该电擦除式可编程逻辑元件的第一N

型离子掺杂区均相互电连接并连接至一位线。

27.如权利要求16所述的电擦除式可编程逻辑元件，当该第一栅极处于高临界电压

状态时，该存储单元储存逻辑值“0”，而当该第一栅极处于低临界电压状态时，该

存储单元储存逻辑值“1”。

28.如权利要求27所述的电擦除式可编程逻辑元件，当欲对该存储单元进行读取的

动作时，该第一N型离子掺杂区接地，该第二栅极的电位超出该第三N型离子掺

杂区的电位一预定值，以于该第二栅极下方的P型衬底中形成一沟道而使该第二N

型离子掺杂区及第三N型离子掺杂区导通。

29.如权利要求27所述的电擦除式可编程逻辑元件，当要对该存储单元进行编程的

动作时，该第一N型离子掺杂区电连接至一高电位，而该第三N型离子掺杂区则

接地，该第二栅极电连接至一电压值而使该第一栅极下方的P型衬底中形成沟道

热空穴以编程该第一栅极。

30.如权利要求27所述的电擦除式可编程逻辑元件，当欲对该存储单元进行清除的

动作时，该第一N型离子掺杂区电连接至一高电位，而该第三N型离子掺杂区则

接地，该第二栅极电连接至一电压值而使该第一栅极下方的P型衬底中形成沟道

热电子以清除该第一栅极。

说 明 书

技术领域

本发明涉及一种电擦除式可编程逻辑元件，尤其涉及一种可利用标准CMOS工艺

制造，且无需额外浮置栅极面积而体积缩小的电擦除式可编程逻辑元件。

背景技术

近年来，随着便携式电子产品的需求增加，电擦除式可编程只读存储器

(Electrically Erasable Programmable Read-Only Memory，以下简称为EEPROM)的技

术以及市场应用也日益成熟扩大。EEPROM所应用的领域包括有如数码相机的底

片、手机、电视游戏机(Video Game Console)、个人数字助理

(Personal Dieital Assistant，PDA)的存储卡、电话答录装置以及可编程IC等产品。

EEPROM是一种非易失性存储器(Non-Volatile Memory)，其运行原理是藉由改变晶

体管或存储单元的临界电压(Threshold Voltage)来控制相对应的栅极沟道(channel)的

开启或关闭以达到存储数据的目的，使储存在存储器中的数据不会因电源中断而消

失。

现有EEPROM技术多使用一种堆叠栅(Stacked Gate)的技术，其中一存储单元

(Memory Cell)形成于一衬底(Substrate)上，其包含有一漏极、一源极、以及一堆叠

栅，而该堆叠栅则通常包含有一浮置栅极(Floating Gate)及一控制栅极(Control Gate)，

而该浮置栅极与该衬底之间，以及该控制栅极与该浮置栅极之间则由二个氧化层予

以隔离。而此种使用堆叠栅技术的EEPROM的操作原理，则是利用外加一高电平

电压至该控制栅极而利用电子隧道效应或热电子注入效应来改变该浮置栅极中所储

存的电子数量，进而改变该浮置栅极的临界电压以达到存储数据的目的。

然而上述使用堆叠栅技术的EEPROM的存储单元，由于结构十分复杂，故其并无

法使用一般标准互补金属氧化物半导体(Complementary MetalOxide Semiconductor，

CMOS)工艺技术来生产制造，而必须使用较为复杂的工艺，因而增加了制造成本。

因此，现有技术另外公开了一种单层多晶硅(Single-Poly)的存储单元结构

(unian and ，“A Single-

polyEPROM for custom CMOS logic applications”，

IEEE Custom Integrated CircuitsConference，P.59-62，1986.)，请参阅图1，图1中

显示一现有单层多晶硅存储单元10的侧视断面图，存储单元10形成于一衬底12

上，其利用一N型阱(N-Well)14作为一浮置栅极16的耦合栅极(Coupling Gate)，

用来通过该耦合栅极将一高电平电压(例如9至12V)耦合至浮置栅极16上，进而

于浮置栅极16下方的衬底12中形成沟道热电子，并由于该沟道热电子注入浮置栅

极16中而改变了浮置栅极16的临界电压，以达到编程存储单元10的目的。而由

于此种单层多晶硅结构构造简单，可以利用标准CMOS工艺来生产制造，故能够

改善上述使用堆叠栅技术的存储单元成本过高的缺点。

但是上述现有的单层多晶硅存储单元10仍有一个重大的缺点，即由于其必须利用

一面积相对来说十分大的N型阱14才能将该高电平电压耦合至浮置栅极16上，

而N型阱14的面积通常为存储单元10其他部分面积的数倍乃至于数十倍的大小，

此一特征使得以此单层多晶硅存储单元10为基础的存储器的体积将无法缩小，对

于存储器的制造来说为一无法忽视的缺点。

发明内容

因此本发明的主要目的在于提供一种电擦除式可编程逻辑元件，其使用单层多晶硅

技术，包含有一浮置的栅极及一浮置的离子掺杂区，用来储存数据，以解决上述现

有单层多晶硅存储单元面积过大的问题。

为实现本发明的目的，提供一种电擦除式可编程逻辑元件，其作为一存储器的存储

单元，该电擦除可编程逻辑元件包含有一P型衬底；一第一N型离子掺杂区，位

于该P型衬底中；一第一栅极，其位于该P型衬底上方并与该第一N型离子掺杂

区相邻接，并且处于浮置状态，用来储存该电擦除式可编程逻辑元件的数据；一第

二N型离子掺杂区，位于该P型衬底中并与该第一栅极相邻接，并且处于浮置状

态；一第二栅极，其为该电擦除式可编程逻辑元件的控制栅极，位于该P型衬底

上方并与该第二N型离子掺杂区相邻接；以及一第三N型离子掺杂区，位于该P

型衬底中并与该第二栅极相邻接。

本发明的电擦除式可编程逻辑元件利用一第二栅极来控制一第二N型离子掺杂区

的电压电平，进而得以控制一第一栅极的电压电平以于该第一栅极下方的P型衬

底处产生沟道热空穴或者沟道热电子，再利用该沟道热空穴或者沟道热电子来改变

该第一栅极的临界电压值，以改变该逻辑元件中所储存的数据。

附图说明

图1为现有的单层多晶硅存储单元的侧视断面图；

图2为本发明的电擦除式可编程逻辑元件的正视断面图；

图3为图2的电擦除式可编程逻辑元件的一实施例的正视断面图；

图4为图3电擦除式可编程逻辑元件在一存储器中以阵列方式排列的示意图；

图5为图4的存储器的布局示意图；以及

图6为本发明的电擦除式可编程逻辑元件的浮置栅极沟道电流对浮置栅极电压的分

布示意图。

附图中的附图标记说明如下：

10存储单元 12、22、52衬底

14N型阱 16、26、56浮置栅极

20、50逻辑元件

24、28、32、54、58a、58b、62N型离子掺杂区

30、60控制栅极 34、36、64、66氧化层

40存储器 68金属导线

具体实施方式

请参阅图2，图2中显示本发明的电擦除式可编程逻辑元件

(ElectricallyErasable Programmable Logic Device)50的正视断面图。电擦除式可编程

逻辑元件50包含有一P型衬底(P-Type Substrate)52；一第一N型离子掺杂区54，

位于P型衬底52中；一第一栅极56，其位于P型衬底52上方并与第一N型离子

掺杂区54相邻接，并且处于浮置(Floating)状态，用来作为电擦除式可编程逻辑元

件50的浮置栅极以储存电擦除式可编程逻辑元件50的非易失性数据；一第二N

型离子掺杂区58a，位于P型衬底52中并与第一栅极56相邻接；一第三N型离子

掺杂区58b，位于P型衬底52中并且电连接于第二N型离子掺杂区58b；一第二

栅极60，其作为电擦除式可编程逻辑元件50的控制栅极，位于P型衬底52上方

并与第三N型离子掺杂区58b相邻接；以及一第三N型离子掺杂区62，位于P型

衬底52中并与第二栅极60相邻接。如本领域技术人员所广泛知晓的那样，于第一

栅极(即浮置栅极)56以及第二栅极(即控制栅极)60之中，通常分别包含有一第一氧

化层64及一第二氧化层66，如图2所示，位于浮置栅极56与控制栅极60的底侧，

用来将该二栅极与P型衬底52隔离，以避免该二栅极与P型衬底52直接接触而导

通。而第二及第三N型离子掺杂区58a、58b之间的电连接可通过各种不同的应用

达到此一目的，于图2中是利用一金属导线68达成其连结。接下来将列举本发明

的一实施例以利详细说明。

请参阅图3，图3中显示本发明的电擦除式可编程逻辑元件20的正视断面图。请

注意，图3中的电擦除式可编程逻辑元件20共用图2中的电擦除式可编程逻辑元

件50的第二及第三N型离子掺杂区58a及58b而成为一单一的N型离子掺杂区。

电擦除式可编程逻辑元件20包含有一P型衬底22；一第一N型离子掺杂区24，

位于P型衬底22中；一第一栅极26，其位于P型衬底22上方并与第一N型离子

掺杂区24相邻接，并且处于浮置状态，用来作为电擦除式可编程逻辑元件20的浮

置栅极以储存电擦除式可编程逻辑元件20的非易失性数据；一第二N型离子掺杂

区28，位于P型衬底22中并与第一栅极26相邻接；一第二栅极30，其作为电擦

除式可编程逻辑元件20的控制栅极，位于P型衬底22上方并与第二N型离子掺

杂区28相邻接；以及一第三N型离子掺杂区32，位于P型衬底22中并与第二栅

极30相邻接。如本领域技术人员所广泛知晓的那样，于第一栅极(即浮置栅极)26

以及第二栅极(即控制栅极)30之中，通常分别包含有一第一氧化层34及一第二氧

化层36，如图3所示，位于浮置栅极26与控制栅极30的底侧，用来将该二栅极

与P型衬底22隔离，以避免该二栅极与P型衬底22直接接触而导通。接来下将描

述本发明的电擦除式可编程逻辑元件20作为一存储器的存储单元的一优选实施例。

请参阅图4及图5，图4中显示本发明的电擦除式可编程逻辑元件20于一存储器

40中以阵列方式排列的示意图，而图5中则显示图4的存储器40的布局(Layout)

示意图。图4中的存储器40依照应用的不同可以是一电擦除式可编程只读存储器

(即EEPROM)，或者是一单次可编程存储器(One-Time Programmable Memory，

OTP Memory)，当存储器40为一EEPROM时，其可进行读取(Read)、编程

(Program)、以及清除(Erase)的动作，而当存储器40为一单次可编程存储器时，则

其只需具备读取及编程的功能。如图4所示，存储器40中包含有多个电擦除式可

编程逻辑元件20(如图4中虚线范围中即为一逻辑元件20)，多个逻辑元件20以包

含有多个列(Column)及多个行(Row)的阵列(Array)方式排列，于本实施例中，任何

相邻二列的逻辑元件20是以镜像对称(Mirrored Symmetry)的方式配置，举例来说，

若其中一列的逻辑元件20是以第一N型离子掺杂区24在左侧，而第三N型离子

掺杂区32在右侧的方式配置(如图3中的逻辑元件20)，则位于其左侧一列以及其

右侧一列的逻辑元件20将均以第三N型离子掺杂区32在左侧，而第一N型离子

掺杂区24在右侧的方式配置。

而于本实施例中，存储器40的连接方式是如下所述，位于同一列的逻辑元件20的

第二栅极(控制栅极)30均相互电连接，并连接至一字线(WordLine)WL；位于同一

列的逻辑元件20的第三N型离子掺杂区32均相互电连接，并连接至一电源线

(Source Line)SL；而位于同一行的逻辑元件的第一N型离子掺杂区24则均相互电

连接，并连接至一位线(Bit Line)BL。而依据存储器40中作为存储单元的各个逻辑

元件20于阵列中的位置，可以依序将字线WL编号为WL₀、

WL₁、WL₂、…、WL_X、…，将电源线SL编

号为SL₀、SL₁、SL₂、…、

SL_X、…，而将位线BL编号为BL₀、BL₁、

BL₂、…、BL_Y、…，如图4所示。此外，如图5所示，

由于上述任何相邻二列的逻辑元件20是以镜像对称的方式配置，故位于同一行的

任何相邻二列的二逻辑元件20于布局当中可以共用其相邻的二第一N型离子掺杂

区24，同时位于同一行的任何相邻二列的二逻辑元件20于布局当中亦可共用其相

邻的二第三N型离子掺杂区32，以节省部分空间。

接下来为了方便说明，将以图4中的存储器40内其中一个逻辑元件20为例子，说

明逻辑元件20作为存储单元的操作原理。正如前面所述，逻辑元件20中的第一栅

极26处于浮置状态，亦即并没有任何外接的信号或电源连接至第一栅极26，而其

用来作为逻辑元件20的浮置栅极。浮置栅极26的功能十分类似于现有使用堆叠栅

技术的存储单元中该浮置栅极的功能，它是利用浮置栅极26中所储存的电子数量

以改变浮置栅极26的临界电压以达到存储数据的目的，亦即，当浮置栅极26处于

高临界电压状态(High V_THState)时，以及当浮置栅极26处于低临界电

压状态(Low V_TH State)时，其分别代表逻辑元件20中所储存的二进制

数字数据为不同的值(其可能为逻辑值“0”或者逻辑值“1”)。而所谓高临界电压状态，

是指由于浮置栅极26中储存有较多数量的电子，而导致如果要在浮置栅极26下方

的P型衬底22中吸引足够的电子而形成一沟道以电连接第一N型离子掺杂区24

与第二N型离子掺杂区28，浮置栅极26将需要有相对较高的电压值；同样地，所

谓低临界电压状态，则指由于浮置栅极26中储存有较多数量的空穴，而导致如果

要在浮置栅极26下方的P型衬底22中吸引足够的电子而形成一沟道以电连接第一

N型离子掺杂区24与第二N型离子掺杂区28，浮置栅极26仅需要有相对较低的

电压值即可。而于本实施例接下来的说明中，将以浮置栅极26处于高临界电压状

态代表逻辑元件20储存有逻辑值“0”，并以浮置栅极26处于低临界电压状态代表

逻辑元件20储存有逻辑值“1”为例，然而与以上设计相反的定义，亦属于本发明的

涵盖范围。

请参阅图6，图6中显示本发明的电擦除式可编程逻辑元件20的浮置栅极26的栅

极电流对浮置栅极26的电压的分布示意图，其中横轴代表浮置栅极26的电压，而

纵轴则代表浮置栅极26的栅极电流。请注意，图6中所显示的浮置栅极26的栅极

电流，仅显示该沟道电流的绝对值大小而未显示其流通方向，而在不同的区间以标

记CHH代表其为沟道热空穴(Channel Hot Hole)所造成的栅极电流，并以标记CHE

代表其为沟道热电子(Channel Hot Electron)所造成的栅极电流。从图示中可以看出，

当浮置栅极26的电压值由小变大(例如从-3V到7V)的过程中，当中会先出现一段

区间(以CHH标示)显示沟道热空穴效应较为显著，而后会再出现一段区间(以CHE

标示)显示沟道热电子效应较为显著。此一由沟道热空穴及沟道热电子形成栅极电

流的现象，是由于当浮置栅极26及控制栅极30同时导通时，电子会经由导通的二

栅极26、30下方的沟道而流动于第三N型离子掺杂区32及第一N型离子掺杂区

24之间，而这些电子有一部分会在第一N型离子掺杂区24与P型衬底22的PN

结(PN Junction)之处碰撞出电子空穴对，而该电子空穴对则会依照不同的电压电平

状态分别流入浮置栅极26及P型衬底22之中，因而产生了该栅极电流。

由于本发明的逻辑元件20的浮置栅极26处于浮置状态，故其所产生的电压电平由

第一N型离子掺杂区24(亦即位线BL)、P型衬底22、以及第二N型离子掺杂区

28的电压电平依照一定的比例耦合而得到。也就是说，如果位线BL的电压为

V_BL，P型衬底22的电压为V_PS，而第二N型离子掺杂

区28的电压为V_X的话，则浮置栅极的电压电平V_FG即

可表示成以下关系式：

V_FG＝

α₁V_BL+α₂V_PS+α₃V<

sub>X

其中α₁、α₂、α₃分别为三个代表不同比例的

系数。又由于本发明的逻辑元件20的第二N型离子掺杂区28也处于浮置状态，

故其电压电平则是利用控制栅极30(也即字线WL)的电压电平V_SG控

制其下方的沟道的电阻值大小，以决定位于第三N型离子掺杂区32(亦即电源线

SL)的电压电平V_SL耦合至第二N型离子掺杂区28的程度。而于本实

施例中，本发明的逻辑元件20的编程及清除动作，即以固定上述的

V_BL、V_PS、V_SL等参数，而仅以改变

V_SG的电压值的方式将浮置栅极26的电压电平V_FG操作

于上述CHH或CHE的区间内，以达到改变浮置栅极26中所储存的电子数量的目

的，也就是改变浮置栅极26所处的临界电压状态。接下来将详细描述于本实施例

中本发明的逻辑元件20的读取、编程、以及清除动作的操作原理。

当存储器40欲对作为其存储单元的一被选取的逻辑元件20进行读取的动作时，其

是将第一N型离子掺杂区24(即位线BL)接地，而使控制栅极30(即字线WL)的电

压电平超出第三N型离子掺杂区32(即电源线SL)的电压电平一预定值(通常为控制

栅极30的临界电压)，以于控制栅极30下方的P型衬底22中形成一沟道而使第二

N型离子掺杂区28及第三N型离子掺杂区32导通。于本实施例中，控制栅极30

经由字线WL输入1.8V，而第三N型离子掺杂区32则经由电源线SL输入1V。请

注意，其他未被选取的逻辑元件20的控制栅极30及第三N型离子掺杂区32则均

输入0V。此时如果浮置栅极26处于高临界电压状态，亦即逻辑元件20中所储存

的数据为逻辑值“0”时，则第一N型离子掺杂区24与浮置栅极26、第二N型离子

掺杂区28之间的电位差将不足以使浮置栅极下方的沟道导通，因此一检测放大器

(Sense Amplifier，并未显示于图中)将从位线BL中读取出逻辑值“0”。相反地，如

果浮置栅极26处于低临界电压状态，亦即逻辑元件20中所储存的数据为逻辑值“1”

时，则第一N型离子掺杂区24与浮置栅极26、第二N型离子掺杂区28之间的电

位差将足以使浮置栅极下方的沟道导通，因此一检测放大器(Sense Amplifier，并未

显示于图中)将从位线BL中读取出逻辑值“1”。请注意，上述的该检测放大器可以

依照不同的需求及不同的电压电平设计而有相对应的变化。

当存储器40欲对作为其存储单元的一被选取的逻辑元件20进行编程的动作时，其

将第一N型离子掺杂区24(即位线BL)电连接至一高电位，而将第三N型离子掺杂

区32(即电源线SL)接地，并将控制栅极30(即字线WL)电连接至一预设电压值而

使浮置栅极26下方的P型衬底22中形成沟道热空穴，而该预设电压值介于图6中

的CHH区间内以确保沟道热空穴的形成。于本实施例中，第一N型离子掺杂区24

经由位线BL输入8V，而控制栅极30则经由字线WL输入4V。请注意，其他未

被选取的逻辑元件20的第一N型离子掺杂区24及控制栅极30则均输入0V。此时

如果浮置栅极26处于高临界电压状态，亦即逻辑元件20中所储存的数据为逻辑值

“0”时，由于浮置栅极26中储存有数量较多的电子，故浮置栅极26会持续吸引在

其下方的P型衬底22中所形成的沟道热空穴，直到浮置栅极26中储存有数量较多

的空穴为止，于是浮置栅极26即经由此一过程转换至低临界电压状态，亦即逻辑

元件20中所储存的数据被编程为逻辑值“1”。而如果浮置栅极26处于低临界电压

状态，亦即逻辑元件20中所储存的数据为逻辑值“1”时，则由于浮置栅极26原本

即储存有数量较多的空穴，故其不会因为沟道热空穴的存在而有任何的改变，亦即

逻辑元件20中所储存的数据会继续维持为逻辑值“1”。

当存储器40要对作为其存储单元的一被选取的逻辑元件20进行清除的动作时，其

将第一N型离子掺杂区24(即位线BL)电连接至一高电位，而将第三N型离子掺杂

区32(即电源线SL)接地，并将控制栅极30(即字线WL)电连接至一预设电压值而

使浮置栅极26下方的P型衬底22中形成沟道热电子，而该预设电压值介于图6中

的CHE区间内以确保沟道热电子的形成。于本实施例中，第一N型离子掺杂区24

经由位线BL输入8V，而控制栅极30则经由字线WL输入1V。请注意，其他未

被选取的逻辑元件20的第一N型离子掺杂区24及控制栅极30则均输入0V。此时

如果浮置栅极26处于低临界电压状态，也即逻辑元件20中所储存的数据为逻辑值

“1”时，由于浮置栅极26中储存有数量较多的空穴，故浮置栅极26会持续吸引在

其下方的P型衬底22中所形成的沟道热电子，直到浮置栅极26中储存有数量较多

的电子为止，于是浮置栅极26即经由此一过程转换至高临界电压状态，也即逻辑

元件20中所储存的数据被清除为逻辑值“0”。而如果浮置栅极26处于高临界电压

状态，也即逻辑元件20中所储存的数据为逻辑值“0”时，则由于浮置栅极26原来

就储存有数量较多的电子，故其不会因为沟道热电子的存在而有任何的改变，也即

逻辑元件20中所储存的数据会继续维持为逻辑值“0”。

与现有技术相比，本发明的电擦除式可编程逻辑元件利用一第二栅极来控制一第二

N型离子掺杂区的电压电平，进而得以控制一第一栅极的电压电平以于该第一栅极

下方的P型衬底处产生沟道热空穴或者沟道热电子，再利用该沟道热空穴或者沟

道热电子来改变该第一栅极的临界电压值，以改变该逻辑元件中所储存的数据。因

此本发明的电擦除式可编程逻辑元件与现有技术使用大面积耦合N型阱的单层多

晶硅存储单元不同，其有降低成本及缩小体积的优点。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，

皆属于本发明专利的涵盖范围。