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2024年3月14日发(作者：正版matlab官网)
目 录
1．目的与任务„„„„„„„„„„„„„„„„„„„„„„„„„„1
2.教学内容基要求„„„„„„„„„„„„„„„„„„„„„„„„1
3.设计的方法与计算分析„„„„„„„„„„„„„„„„„„„„„1
3.1 74HC138芯片简介„„„„„„„„„„„„„„„„„„„„1
3.2 电路设计„„„„„„„„„„„„„„„„„„„„„„„„„„„3
3.3功耗与延时计算„„„„„„„„„„„„„„„„„„„„„„„„6
4.电路模拟„„„„„„„„„„„„„„„„„„„„„„„„„„„„14
4.1直流分析„„„„„„„„„„„„„„„„„„„„„„„„„„15
4.2 瞬态分析„„„„„„„„„„„„„„„„„„„„„„„„„„17
4.3功耗分析„„„„„„„„„„„„„„„„„„„„„„„„„„19
5.版图设计„„„„„„„„„„„„„„„„„„„„„„„„„„„„ 19
5.1 输入级的设计„„„„„„„„„„„„„„„„„„„„„„„„19
5.2 内部反相器的设计„„„„„„„„„„„„„„„„„„„„„„19
5.3输入和输出缓冲门的设计„„„„„„„„„„„„„„„„„„„„22
5.4内部逻辑门的设计„„„„„„„„„„„„„„„„„„„„„„23
5.5输出级的设计„„„„„„„„„„„„„„„„„„„„„„„24
5.6连接成总电路图„„„„„„„„„„„„„„„„„„„„„„„24
5.3版图检查„„„„„„„„„„„„„„„„„„„„„„„24
6.总图的整理„„„„„„„„„„„„„„„„„„„„„„„„„„„26
7.经验与体会„„„„„„„„„„„„„„„„„„„„„„„„„26
8.参考文献„„„„„„„„„„„„„„„„„„„„„„„„„„„„ 26
附录A 电路原理图总图„„„„„„„„„„„„„„„„„„„„28
附录B 总电路版图„„„„„„„„„„„„„„„„„„„„„29
1
集成
1. 目的与任务
本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是
使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基
础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电
路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。
2. 教学内容基本要求
2.1课程设计题目及要求
器件名称：3-8译码器的74HC138芯片
要求电路性能指标：
⑴可驱动10个LSTTL电路（相当于15pF电容负载）；
⑵输出高电平时，
I
OH
≤20uA,
V
OH,min
=4.4V;
⑶输出低电平时，
I
OL
≤4mA，
V
OL,man
=0.4V
⑷输出级充放电时间
t
r
=
t
f
，
t
pd
＜25ns；
⑸工作电源5V，常温工作，工作频率
f
work
=30MHZ，总功耗
P
max
=15mW。
2.2课程设计的内容
1. 功能分析及逻辑设计；
2. 电路设计及器件参数计算；
3. 估算功耗与延时；
4. 电路模拟与仿真；
5. 版图设计；
6. 版图检查：DRC与LVS；
7. 后仿真(选做)；
8. 版图数据提交。
2.3课程设计的要求与数据
1. 独立完成设计74HC138芯片的全过程；
2. 设计时使用的工艺及设计规则： MOSIS:mhp_ns5；
3. 根据所用的工艺，选取合理的模型库；
4. 选用以lambda(λ)为单位的设计规则；
3. 设计的方法与计算分析
3.1 74HC138芯片简介
2
74HC138是一款高速CMOS器件，74HC138引脚兼容低功耗肖特基TTL
系列
图3-1 74HC138管脚图
表3-1 74HC138真值表
由于74HC138芯片是由两个2-4译码器组成，两个译码器是独立的，所以，
这里只分析其中一个译码器。由真值表可以看出，Cs为片选端，当其为0时，
芯片正常工作，当其为1时，芯片封锁。A1、A0为输入端，Y0-Y3为输出
端，而且是低电平有效。
分析其逻辑功能，可以得到逻辑表达式：
3
图3-2 74HC138逻辑图
3.2 电路设计
本次电路设计采用的是ml2_模型的各参数。其参数如下：
N管：
ox
=3.9×8.85×
10
12
F/m
N
=700
10
4
m/Vs
2
μm
V
tn
1.0V
t
ox
0.1
P管：
ox
=3.9×8.85×
10
12
F/m
p
30010
4
m
2
/Vs
t
ox
0.1μm
V
tp
1.0V
3.2.1输出级电路设计
据要求，输出级等效电路如图3-3所示，输入Vi为前一级的输出，可认为是
理想的输出，即
V
iL
=
V
SS
V
iH
,=
V
DD
。
4
图3-3 输出级等效电路
⑴输出级N管
(W/L)
N
的计算
当输入为高电平时，输出为低电平，N管导通，后级TTL有较大的灌电
流输入，要求
式：
I
OL
≤4mA，
V
OL,man
=0.4V，依据MOS管的理想电流统一方程
I
ds
1
2
ox
t
ox
(
W
)[(V
G
V
T
V
S
)(V
G
V
T
V
D
)]
L
N
22
可以求出
(W/L)
的值。其主要计算如下:
2I
dsn
t
ox
W
2
ox
n
V
g
V
tn
V
S
V
g
V
tn
V
d
L
N
2
=
410
3
0.1
10
53.98.85700107.60.4
≈109
⑵输出级P管
W/L
p
的计算
当输入为低电平时，输出为高电平，P管导通。同时要求N管和P管的
充放电时间
①以
I
OH
t
r
t
f
，分别求出这两个条件下的
V
OH,min
4.4V
W/L
P,min
极限值，然后取大者。
≤20uA,为条件计算
W/L
P,min
极限值，用MOS管理
想电流方程统一表达式：
I
ds
1
2
ox
t
ox
(
W
)[(V
G
V
T
V
S
)(V
G
V
T
V
D
)]
L
的值。其主要计算如下：
22
可以求出
W/L
p
2I
dsp
t
ox
W
2
L
P
ox
p
V
g
V
tp
V
s
V
g
V
tp
V
d
2
5
=
22010
3.98.8510
12
6
0.110
4
6
3501043.4
22
≈0.75≈1
②N管和P管的充放电时间
t
r
和
t
f
t
f
表达式分别为
19V
dd
20V
tn
C
L
t
ox
L
2
V
tn
0.1V
dd
1
ln
2
V
dd
V
tn
ox
n
W
n
V
dd
V
tn
V
dd
C
L
t
ox
L
2V
tp
0.1V
dd
t
r
2
ox
p
W
p
VV
ddtp
1
V
dd
V
tp
19V
dd
20V
tp
ln
V
dd
以
t
r
t
f
计算
W/L
P,min
的值。其计算如下：
设
Kn
L
2
V
tn
0.1V
dd
2
ox
n
W
n
V
dd
V
tn
t
ox
t
ox
1
V
dd
19V
dd
20V
tn
ln
V
tn
V
dd
1
Kp
ox
p
L
2V
tp
0.1V
dd
2
W
p
V
dd
V
tp
V
dd
V
tp
19V
dd
20V
tp
ln
V
dd
由
1
t
r
t
f
，故有
L
2
V
tn
0.1V
dd
2
n
W
n
V
dd
V
tn
1
1
V
dd
19V
dd
20V
tn
ln
V
tn
V
dd
1
p
L
2V
tp
0.1V
dd
2
W
p
V
dd
V
tp
V
dd
V
tp
19V
dd
20V
tp
ln
V
dd
代入数据，化简可以得
7
L
L
W
，代入
109
3
W
n
W
p
L
n
W
255
L
P
比较两种方法的
6
W
W
，取其中的最大值，即取
255
L
L
P
P
3.2.2内部基本反相器中的各MOS 尺寸的计算
内部基本反相器如图3-4所示，它的N管和P管尺寸依据充放电时间
t
r
和
t
f
方程来求。关键点是先求出式中的
C
L
(即负载)。
图3-4 内部反相器
它的负载由以下内部反相器（如右图所示）的负载由CL以下三部分电
容组成：
①本级漏极的PN结电容CPN；②下级的栅电容Cg；③连线杂散电容CS。
①本级漏极PN结电容CPN计算
C
PN
＝C
j
×（Wb）+C
jsw
(2W+2b)
其中C
j
是每um
2
的结电容，Cjp是每um的周界电容，b为有源区宽度，
可从设计规则获取。在这里，最小孔为2λ×2λ，孔与多晶硅栅的最小间距
为2λ，孔与有源区边界的最小间距为2，则取b＝6λ。
总的漏极PN结电容应是P管 的和N管的总和，即：
C
PN
＝（C
j,n
×W
N
＋C
j,p
×W
P
）b＋C
jsw,n
×(2W
N
＋2b)+ C
jsw,p
×(2W
P
＋2b)
采用的模型参数有：
C
j.N
210
C
j.P
210
4
F/m
C
jsw.n
110
F/m
C
jsw.P
110
29
29
F/m
4
F/m
代入数据到
C
PN
的式子得
C
PN
(210
10
9
4
W
N
210
4
W
P
)60.310
)
6
10
9
(2W
N
260.310
6
)
(2W
P
260.310
6
=
(3.610
10
210
9
)(W
P
W
N
)7.210
15
=
2.3610
9
(W
N
W
P
)7.210
15
F
②栅电容Cg计算
7
ox
C
g
C
g,N
C
g,P
A
N
t
ox
A
p
ox
t
ox
2
(W
N
W
P
)L(
ox
)
t
ox
12
7
(109255)(0.610
4.5310
14
6
)
3.98.8510
110
③连线杂散电容Cs
一般C
PN
＋C
g
≈10C
S
，可忽略C
S
作用。所以，内部基本反相器的总负载电容
C
L
为上述各电容计算值之和。即有
C
L
C
PN
C
g
2.3610
2.3610
9
9
(W
N
W
P
)7.210
14
15
4.5310
14
(W
N
W
P
)5.2510
根据tr=tf=2.5ns的条件
W
N
2.510
9
3
7
W
P
W
p
14
4
7
3
W
N
7
。
L
0.74
W
P
6
2.3610
2.3610
94
(W
N
W
P
)5.2510
12
10
3.98.8510
94
30010
14
2.510
2.510
2
(W
N
W
P
)5.2510
14
0.610
W
P
10
7
3.98.85310
14
0.74
142
3.98.85310
7
W
p
(2.3610
9
W
p
5.2510)0.610
6
0.74
W
p
9.6103.2
4
即
4
3
W
W
2
21
2
7
L
P
L
N
由于仿真时候阈值电压过小，所以把宽长比都调为4
3.2.3 内部逻辑门MOS尺寸的计算
W
W
＝4
L
N，与非门
L
N，内部反相器
W
W
＝
LL
P，与非门
P，内部反相器
代入内部反相器的宽长比，可以算出逻辑MOS尺寸：
W
W
＝4
L
N，与非门
L
N，内部反相器
W
W
＝
L
P，与非门
L
P，内部反相器
4
2
8
为了方便绘图，把与非门的pmos宽长比设定为4
图3-5 内部逻辑门电路
3.2.4输入级设计
由于本电路是与TTL兼容，TTL的输入电平V
iH
可能为2.4V，如果按正常内部
反相器进行设计，则N
1
、P
1
构成的CMOS将有较大直流功耗。故采用图3-6示的电
路，通过正反馈的P
2
作为上提拉管，使V
iH
较快上升，减小功耗，加快翻转速度。
图3-6 输入级电路
（1）提拉管P
2
的（W/L）
P2
计算
为了节省面积，同时又能使V
iH
较快上升，取（W/L）
P2
＝1。理论上，这里
取L=2λ,W=2λ。而且为了方便画图，宽长比设定为6。
9
（2）CMOS 反相器P
1
管（W/L）
P1
的计算
此P
1
管应取内部基本反相器的尺寸这里取
W
10
L
P
（3）CMOS 反相器N1管（W/L）N1的计算
由于要与TTL电路兼容，而TTL的输出电平在0.4～2.4V之间转换，因此要选
取反相器的状态转变电平：
V
I
*
V
iL,max
V
iH,min
2
1.4V
n
/
p
又知：
V
I
*＝
V
dd
V
tp
V
tn
1
n
/
p
,代入数据，有
1.4＝
51
1
n
/
p
n
/
p
W
7
L
n
3
W
L
p
→
n
p
6.5
→
n
p
42.25
n
p
n
W
L
n
W
L
p
p
3
W
3
W
→
42.25
84.536.2137
7
L
P
7
L
N1
3.2.5 缓冲级设计
⑴输入缓冲级
由74HC138的逻辑图可知，在输入级中有三个信号：Cs、A1、A0。其中
Cs经一级输入反相器后，形成
C
S
, 用
C
S
去驱动8个四输入与非门，故需要缓
冲级，使其驱动能力增加。同时为了用
C
S
驱动，必须加入缓冲门。由于A2、
A1、A0以及
A2
、
A1
、
A0
各驱动内部与非门2个，所以可以不用缓冲级。
Cs缓冲级的设计过程如下：
Cs的缓冲级与输入级和内部门的关系如图3-7所示。
图3-7 Cs的缓冲级
图中M1为输入级，M2为内部门，M3为缓冲级驱动门。M1的P管和N管的尺寸即
为上述所述的输入级CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即
为内部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由级间比值（相邻
级中MOS管宽度增加的倍数）来确定。如果要求尺寸或功耗最佳，级间比值为2～
10
10。具体可取
N
。N为扇出系数，它的定义是：
前级等效反相器栅的面积
在本例中，前级等效反相器栅的面积为M
2
的P管和N管的栅面积总和，下级
栅的面积为4个三输入与非门中与C
s
相连的所有P管和N管的栅面积总和。
因此，
N＝
N＝
下级栅的面积
8(24)0.6
(21)0.6
28.8
1.8
16
则
N4
W
＝414
L
N3
则有：
W
428
L
P3
所以三输入与非门的尺寸为：
W
＝3412
L
N
W
8
L
P
⑵缓冲输出级
由于输出级部分要驱动TTL电路，其尺寸较大，因而必须在与非门输出与输
出级之间加入一级缓冲门M
1
，如图3-8所示。将与非门M
0
等效为一个反相器，类
似上述C
s
的缓冲级设计，计算出M
1
的P管和N管的尺寸。
计算类似于输入级：
N＝
(109255)0.6
(21)0.6
122
W
＝
L
N
W
＝
L
P
W
N
L
N，逻辑
W
N
L
P，逻辑
122112
122223
至此，完成了全部器件的参数计算，汇总列出各级N管和P管的尺寸如下：
输入级：
11
W
W
W
6
37
10
L
P,提拉管
L
N
L
P
W
N
74
W
P
20
W
P,提拉管
12
内部反相器;
W
4
L
N
W
4
L
P
W
N
8
W
P
8
输入缓冲级：
W
12
L
N
W
8
L
P
W
N
24
W
P
16
内部逻辑门：
W
4
L
N
W
4
L
P
W
N
8
W
P
8
缓冲输出级：
W
12
L
N
W
23
L
P
W
N
24
W
P
46
输出级：
W
110
L
N
W
255
L
P
W
N
220
W
P
510
3.3 功耗与延迟估算
在估算延时、功耗时，从输入到输出选出一条级数最多的支路进行估算。74HC138
电路从输入到输出的所有各支路中，只有Cs端加入了缓冲级，因而增加了延时与
功耗，因此在估算延时、功耗时，就以Cs支路电路图(如下图所示)来简化估算。
12
图3-10 估算延时、功耗Cs支路电路
3.3.1 模型简化
由于在实际工作中，八个四输入与非门中只有一个可被选通并工作，而另七
个不工作，所以估算功耗时只估算上图所示的支路即可。
在Cs端经三级反相器后，将不工作的七个四输入与非门等效为负载电容C
L1
，
而将工作的一个四输入与非门的两个输入接高电平，只将Cs端信号加在反相器
上。在X点之前的电路，由于S
1
，S
2
，Cs均为输入级，虽然S
1
，S
2
比Cs少一个反相
器，作为工程估算，可以认为三个输入级是相同的，于是，估算功耗时对X点这
前的部分只要计算Cs这一个支路，最后将结果乘以3倍就可以了。在X点之后的电
路功耗，则只计算一个支路。
3.3.2 功耗估算
CMOS电路的功耗中一般包括静态功耗、瞬态功耗、交变功耗。由于CMOS
电路忽略漏电，静态功耗近似为0，工作频率不高时，也可忽略交变功耗，则估
算时只计算瞬态功耗P
T
即可。P
T
是上述C
s
支路各级器件功耗的总和（共有6级），
即：
P
T
=C
L
总
V
dd
2
f
max
其中：
C
L总
＝
①
C
PN
为本级漏极PN结电容，按3.2.2①相关公式计算：
C
PN
C
g
C
s
C
L1
C
L
C
PN,X前
2.3610
9
9
13
9
(W
N
W
P
)7.210
15
3
7.210
15
3
13
2.3610
2.3610
1.1510
37212122
(322282)
1320.310
F
6
7.210
15
3
C
PN,X后
2.3610
9
9
13
9
(W
N
W
P
)7.210
15
3
15
2.3610
2.3610
5.9510
42122109
8100.310
F
6
2
(222322552)
7.210
15
3
7.2103
②
C
g
为与本级漏极相连的下一级栅电容，按3.2.2②的
C
g
计算
C
g,X前
(40320)(0.610
15
6
)
3.98.8510
110
7
12
7.8310F
12
C
g,X后
(635364)(0.610
14
6
)
2
3.98.8510
110
7
5.0310
F
③
C
L1
为断开的七个四输入的非门栅电容：
C
L1
7(128)(0.610
560.3610
6.9610
3
12
6
)
3.98.8510
110
5
7
12
3.98.8510
pF
④
C
L
为最后一级（即输出级）的下一级栅电容，即负载电容15pF。
C
L总
3(1.1510
5.0310
1.6010
14
11
13
7.8310
12
15
06.9610
15
)5.95410
13
01510
F
对于74HC138器件，整个芯片功耗为2P
T
:
P
总
2P
T
21.610
11
53010
26
24mW150mW
符合设计要求。
3.3.3 延迟估算
算出每一级等效反相器延迟时间，总的延迟时间为各级（共6级）延迟时间的
总和。各级等效反相器延迟时间可用下式估算：
t
pd
1
2
1
2
6
(t
pLH
t
pHL
)
(
t
r
2
t
f
t
pd
t
i1
pdi
2
)
各字母的意义如图3-11所示。
14
图3-11 延迟时间，上升与下降时间
由上面的计算可以看出，
C
L
，即最后一级（即输出级）的下一级栅电容比起其它电容
都大得多，在这里为了简化运算，用最后一级功耗乘以级数进行估算。
t
f
C
L
K
n
(
t
r
C
L
K
p
(
L
W
L
W
)
n
3.0610C
L
(
)
p
7.1410C
L
(
4
4
L
W
L
W
)
n
)
n
t
f
1
t
r
1
所以有
t6()60.892.67ns25ns
符合设计要求。
2222
4.电路模拟
电路模拟中为了减小工作量，使用上述功耗与延迟估算部分用过的Cs支路电
路图。为了计算出功耗，在两个电源支路分别加入一个零值电压源V
I1
和V
I2
，电压
值为零（如下图3-12所示），在模拟时进行直流扫描分析，然后就可得出功耗。
15
图3-12 电路模拟用Cs支路电路
4.1直流分析
直流分析：当V
CS
由0.4V变化到2.4V过程中，观察波形得到阈值电压（状态转
**
变电平）V
I
。V
I
的值应为1.4V。直流分析的电路图如图4-1所示，其对应的SPICE
文件如图4-2所示，直流分析的输入输出电压曲线如图4-3所示。
16
图4-1 直流分析电路图
图4-2 直流分析SPICE设置
17
图4-3 直流分析输入输出电压关系
分析：从电压关系可以看出，转变电平大约在1.4V左右，符合设计的要求。因
此所画电路通过了直流分析测试。
4.2 瞬态分析
从波形中得到t
pLH
、t
pHL
、t
r
和t
f
，然后进行相关计算。瞬态分析的电路图见图4-4
所示，其对应的瞬态分析的SPICE文件设置见图4-5所示。对应的瞬态分析的结果
见图4-6。
图4-4 瞬态分析电路图
18
图4-5 瞬时分析SPICE设置
图4-6 瞬态分析输入输出电压关系
由W-edit可以得到其瞬态参数如下：
t
r
=7s t
f
=10 t
pLH
=10 t
pHL
=5s
1
t
pd
(t
pLH
t
pHL
)
2
则
t
f
1t
r
()4.25ns
222
19
满足电路设计要求。
4.3 功耗分析
对电压源V
I1
和V
I2
进行直流扫描分析：“.dc lin source VI1 0 5 0.1 sweep lin
source VI2 0 5 0.1 ”，输出“.print dc p( VI1) p(VI2)”。功耗分析的
电路原理图见图4-7，SPICE文件设置见图4-8，功耗分析结果见图4-9。
这里的功耗分析采用的是静态功耗，所以这里没有加入脉冲源，只有直流电源。
图4-7 功耗分析电路原理图
20
图4-8 功耗分析SPICE设置
图4-9 功耗分析结果
从波形中得出p( VI1 )max=-50pW p(VI2)max=-202nW，总功耗：
P
total
＝2×[3×p( V
I1
)
max
＋p(V
I2
)
max
]=405nW
模拟分析得到的结果与设计指标比较。可以看出，这次的电路设计满足设计要求。
21
5. 版图设计
层次化、全手工设计版图。
所谓的层次化设计版图，就是先设计单元版图，由简单的单元版图再组成较复杂
的单元版图，一层层设计，直至完成芯片的整体版图。
5.1 输入级的设计
输入级的设计如图5-1所示，这里根据电路图，由于提拉管的宽长比只有1，所
以这里的多晶硅栅的宽度采用6λ，其余的多晶硅栅采用2λ的设计方法。
图5-1 输入级版图
5.2 内部反相器的设计
内部反相器的宽长比比较小，考虑到这个原因，采用了将源、漏极的区域扩大的
方法，以保证能够符合设计规则。设计的版图见图5-2。
22
图5-2 内部反相器版图
5.3 输入和输出缓冲门的设计
对于缓冲门，由于其管的宽长比比较大，这里采用了梳状结构，从而减少了其管
的面积，有效的利用的设计空间，其设计原理与内部反相器类似。具体的版图见
图5-3-1和5-3-2。
图5-3-1 3输入与非门
23
图5-3-2 输出缓冲门
5.4 内部逻辑门的设计
内部逻辑门涉及到的管比较多，区别于梳状结构，这里采用了多条多晶硅栅，而
又考虑到尽量只用第一层金属线来布线（这样在总图连接引线会更加方便，更加
容易），这里引出了多晶硅栅分别接输入端口。所设计的版图见图5-4。
24
图5-4 内部4输入与非门版图
5.5 输出级的设计
从计算中可以看出，输出级的管的宽长比相比其它级来说是最大的，因此这里必
须采用梳状结构。而且需要多个管并联来实现较大的宽长比。输出级的版图见图
5-5。
图5-5 输出级的版图
5.6 连接成总电路图
把设计好的每一个模块都进行lvs，然后再把它们按照电路总图绘出来得到
最终的电路版图（见附录B）。
5.7 版图检查
5.7.1 版图设计规则检查（DRC）
在画每一个模块的时候都进行DRC检查，在全部通过后，将单元组合成电路，最
终做一次全版图的DRC，以确保全版图正确。总图的版图设计规则检查见图5-7
所示。
25
图5-7 总图的DRC检查。
5.7.2 电路网表匹配（LVS）检查
电路图提取的网表文件(.sp)与版图提取的网表文件(.spc)，进行元件和节
点的匹配检查。如果匹配，表明版图的连接及版图中各管子的生成是正确的。因
此，只要保证电路图是正确的，LVS检查就可以验证版图的正确性。LVS检查的结
果见图5-8。
26
图5-8 总图LVS对照检查结果
由结果可以看出，电路原理图与电路版图匹配正确。
6. 总图的整理
到这里，原理图以及版图的设计都完成了。整理总的原理图和总的版图（见
附录A、附录B、）。
7. 设计体会
由于平时没有认真学习，结果这次课程设计做起来很吃力，还好感谢那些
不吝赐教的同学，在与大家的交流当中获益良多，最后也总算把设计做出来了，
在以后的时间里要好好补习一下这方面的知识
8. 参考文献
⑴ 数字集成电路分析与设计.
⑵ Tanner Pro 集成电路设计与布局实战指导
27
附录A 电路原理图总图
28
附录B 总电路版图
29
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