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2024年1月24日发(作者：网上商城模板有哪些)
余三码
实验目的
设计一位十进制数的余三码编码的加法器单元电路。
实验基本要求
在做本实验之前，需要具备几点要求：
1）知道二进制是如何加减运算的；
2）知道二进制和十进制之间的关系及相互之间的转化；
3）知道逻辑门电路图符号代表什么含义及其功能特性是如何；
以上3点是做本实验的基础，如有一点不满足，请先自学相关内容。
实验过程
首先，我们要了解什么是余三码？
余三码（余3码）【计算机】是由8421码加上0011形成的一种无权码，由于它的每个字符编码比相应的8421码多3，故称为余三码。BCD码的一种。
那什么是8421码呢？
8421码，即BCD代码，是一种二进制的数字编码形式，用二进制编码的十进制代码。这种编码形式利用了四个位元来储存一个十进制的数码，使二进制和十进制之间的转换得以快捷的进行。
以上都是一些比较专业的定义，下面来讲一下我的理解。首先，不管是余三码还是8421码都是由四位长度的二进制来表示的。四位二进制能表示是数值范围是0000（0）-1111（15），8421码呢，为了方便人的十进制思维，只选取了0000（0）-1001（9）分别和十进制下的0-9一一对应，1010（10）-1111（15）这一部分不要了。由此可以看出，8421码选择的二进制数转化为十进制得到的数值也是从0到9的，和它要对应的十进数数值完全吻合。而余三码呢，它选取0011（3）-1100（12）来和十进制下的0-9一一对应，由于它选取的二进制数转化为十进制得到的数值是从3到12的，比它要对应的十进数数值都大3，故称为余三码。
下图更为直观的表现了余三码，8421码与十进制数的对应关系：
表1-1
接着，我们应该了解它这样做的好处是什么以及是如何计算的？
余三码是一种对9的自补代码，因而可给运算带来方便。其次，在将两个余三码表示的十进制数相加时，能正确产生进位信号，但对“和”必须修正。修正的方法是：如果有进位，则结果加上0011（3）；如果无进位，则结果加上1101（13）(或则减去0011（3）)，即得和数的余三码，最终的进位要看修正时候的进位。举个简单的例子：
十进制： 3 + 9 = ？
余三码：0110 + 1100 = ？
0110 0010
+） 1100 +） 0011
0010 进位1(有用) 需修正 0101 进位0(无用) 已修正
第一次求和有进位，则结果0010应加上0011。第二次求和没进位，结果为0101，其对应十进制数为2（可查表1-1），最终的结果0101，进位1。其转化为十进制的数为结果（2）加上进位（10）等于12，答案正确。
然后，我们来设计一位十进制数的余三码编码的加法器逻辑电路图。
在这之前，我们应该要了解一个一位加上一位的二进制全加器。因为这个全加器（以下皆用FA代替全加器表示）是其它加法器的基础。
全加器主要分为输入端和输出端。输入端包括两个操作数输入及进位输入数；输出端包括和及进位输出数。全加器处理过程为：输入两个操作数及进位输入数>>求和>>输出和及进位输出数。
进位就是指如果两个N位的操作数相加之后，和是N+1位的话，那么说明产生进位，进位输出数为1；反之，则为0。进位输出数是为了下次计算而保留的，在下一次计算时，进位输出数就变为进位输入数。由于第一次计算，进位输入没有，所以其最初值为0。
设全加器的两个一位二进制数分别为Ai,Bi，进位输入为Ci，结果为Si，进位输出数位Ci+1(i+1为下表)，下面就是一位全加器框图及真值表：
根据全加器真值表、框图以及对逻辑门电路图符号所代表功能特性的认识可以
设计出如下逻辑电路图：
FA逻辑电路图
在了解了FA之后，我们可以根据以上模式来得到一位十进制数的余三码编码的加法器（一下简称为余三码加法器）逻辑电路图。
余三码加法器包括输入端和输出端。余三码加法器处理过程分为两部分。第一部分为：输入两个余三码编码的操作数及进位输入数>>求和>>输出和Si’及进位输出数Ci+1’。第二部分为：当Ci+1’=0，输入Si’与1101>>求和>>输出校正之后的和Si与Ci+1’； 当Ci+1’=1，输入Si’与0011>>求和>>输出校正之后的和Si与Ci+1’。
设余三码编码的两个运算数为Xi和Yi，第一次用二进制加法求和运算的和数为Si’，进位为Ci+1’，校正后所得的余三码和数为Si，进位为Ci+1，则有：
Xi = Xi3 Xi2 Xi1 Xi0；
Yi = Yi3 Yi2 Yi1 Yi0；
Si’= Si3’Si2’Si1’Si0’；
当求Si’计算结果有进位，则Ci+1’= 1；否则Ci+1’= 0；
当Ci+1’= 1时，Si = Si’+ 0011；
当Ci+1’= 0时，Si = Si’+ 1101；
Ci+1 = Ci+1’；
根据以上的假设，我们可以设计出如下的一位十进制数的余三码编码的加法器的框图。如下图：
并且也可以设计出一位十进制数的余三码编码的加法器真值表。
以上两幅图，给出了全部的真值表值，共10*10条。
通过FA逻辑电路图、真值表及其框图，我们可以设计出余三码加法器逻辑电路图。
上图就是本实验需要的一位十进制数的余三码编码的加法器逻辑电路图。
最后，就是对余三码编码的加法器逻辑电路图进行测试。
十进制： 8 + 9
余三码：1011 + 1100
根据逻辑电路图可知，其最终结果:Si=1010,Ci+1=1,答案正确，说明电路图设计符合要求。
实验总结
通过本实验，我们对余三码有了比较清楚地认识，并掌握了其预算规则。我们还对FA（全加器）有了初步的认识。在做试验过程中，我们对逻辑电路图的设计有了更为深刻的体会，在设计余三码逻辑电路图中，为了使其更为明朗清楚，我们重新设计了FA的逻辑电路图，并取得了不少收获。
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